文献

J-GLOBAL ID：201702267127426097   整理番号：17A1033010

メモリスタに基づく論理ゲートのロバスト性について【Powered by NICT】

On the robustness of memristor based logic gates

著者 (5件)： Xie Lei (Laboratory of Computer Engineering, Delft University of Technology, the Netherlands) ,  Nguyen Hoang Anh Du (Laboratory of Computer Engineering, Delft University of Technology, the Netherlands) ,  Yu Jintao (Laboratory of Computer Engineering, Delft University of Technology, the Netherlands) ,  Taouil Mottaqiallah (Laboratory of Computer Engineering, Delft University of Technology, the Netherlands) ,  Hamdioui Said (Laboratory of Computer Engineering, Delft University of Technology, the Netherlands)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： DDECS  ページ： 158-163  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 今日のCMOS技術は,その物理的限界までのスケーリングであるが,増加した漏れ電力と信頼性低下のような主要な課題を抱えている。メモリスタ,ナノチューブ,グラフェントランジスタのような新技術は,代替案として研究中である。これらの技術の中で,メムリスタはその大きなスケーラビリティ,高集積密度とゼロに近い待機電力のために有望な候補である。しかし,メムリスタに基づく論理回路は主に設計パラメータ(例えば,OFF/ON比,制御電圧)の不適切な値によるロバスト性課題に直面している。さらに,ナノワイヤのプロセス変動,スニークパス電流と寄生抵抗もロバスト性に影響を与える。ロバスト設計を実現するために,本論文では,論理ゲート(AND)の正しい機能性を保証する設計パラメータのための適切な制約を定式化した。筆者らの提案は,SPICEシミュレーションで検証した素子変動と寄生効果の両方を考慮した。シミュレーションと比較して,分析パラメータ制約による誤差は典型的に4.5%以内でことが観察された。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 電流 ,  電圧 ,  シミュレーション ,  ナノワイヤ ,  信頼性 ,  論理回路 ,  *ロバスト性
準シソーラス用語： パラメータ設計 ,  寄生抵抗 ,  プロセス変動 ,  設計変数 ,  漏れ電力 ,  CMOS技術 ,  *論理ゲート ,  *メモリスタ , 【Automatic Indexing@JST】

分類 (1件)： トランジスタ  (NC03070N)

タイトルに関連する用語 (3件)： メモリスタ ,  論理ゲート ,  ロバスト性