抄録/ポイント:
抄録/ポイント
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本論文では,ハードウェアによる並列化する新しいマルチコアプロセッサ設計を提示した。コード片は隣接コア通信に有利な方法で順序に従って分布した。秩序化した配置は,プロセッサ相互接続とメモリ共有を単純化する。プロセッサの64コア版のVHDL実装を提示した。合成したプロトタイプを自動並列化技法が作動し,合成の速度と大きさは設計はスケーラブルであることを示したことを証明した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】