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J-GLOBAL ID：201702267577928926   整理番号：17A1262846

7.8mW-b5GS/s二重エッジトリガ時間ベースフラッシュA DC【Powered by NICT】

A 7.8-mW 5-b 5-GS/s Dual-Edges-Triggered Time-Based Flash ADC

著者 (6件)： Chan Chi-Hang (State Key Laboratory of Analog and Mixed-Signal VLSI, University of Macau, Macao, China) ,  Zhu Yan (State Key Laboratory of Analog and Mixed-Signal VLSI, University of Macau, Macao, China) ,  Sin Sai-Weng (State Key Laboratory of Analog and Mixed-Signal VLSI and Department of ECE, University of Macau, Macao, China) ,  Seng-Pan U. (State Key Laboratory of Analog and Mixed-Signal VLSI and Department of ECE, University of Macau, Macao, China) ,  Martins Rui P. (State Key Laboratory of Analog and Mixed-Signal VLSI and Department of ECE, University of Macau, Macao, China) ,  Maloberti Franco (University of Pavia, Pavia, Italy)
資料名： IEEE Transactions on Circuits and Systems 1: Regular Papers  (IEEE Transactions on Circuits and Systems 1: Regular Papers)
巻： 64  号： 8  ページ： 1966-1976  発行年： 2017年 
JST資料番号： C0226B  ISSN： 1549-8328  CODEN： ITCSCH  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,65nmディジタルCMOS技術における-b5GS/s時間フラッシュA DC,サンプリングと量子化のためのクロックの立ち上がりと立下りの両方がエッジを利用することを提案した。二重エッジトリガ方式は,電圧時間変換器の動的電力消費と半分にクロックバッファを減少させた。時間コンパレータをインタリーブすることによるリセットと利用可能な再生時間の両方を2倍にした。A DCは低入力容量を持ち,キャリブレーション回路は種々のミスマッチを抑制するためのオンチップ含まれている。5GS/sで動作するプロトタイプは,1V電源から7.8mWを消費し,Nyquistで26.19dBの信号対雑音と歪比を達成した。得られた性能指数は94.6fJ/変換ステップであり,コア面積はわずか0.004mm~2であった。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 不整合 ,  *クロック ,  性能指数 ,  電力消費 ,  ディジタル方式 ,  コンパレータ ,  プロトタイプ ,  電圧 ,  インタリーブ ,  量子化 ,  雑音 ,  変換器
準シソーラス用語： オンチップ ,  CMOS技術 , 【Automatic Indexing@JST】

分類 (2件)： AD・DA変換回路  (NC05080M) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (4件)： エッジ ,  トリガ ,  フラッシュ ,  DC