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J-GLOBAL ID:201702268000250256   整理番号:17A0223479

超低電圧LSIの設計技術

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資料名:
巻: 10  号:ページ: 195-205(J-STAGE)  発行年: 2017年 
JST資料番号: U0221A  ISSN: 1882-0875  資料種別: 逐次刊行物 (A)
記事区分: 解説  発行国: 日本 (JPN)  言語: 日本語 (JA)
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センサノードや医療用デバイスに向けたLSI では,電源電圧をMOS トランジスタのしきい値電圧(Vt)以下またはVt 付近まで下げて動作させることにより,消費エネルギーの最小化を図っている.こういった超低電圧LSI の設計では,通常の電源電圧で動作するLSI の設計とは異なった課題が存在する.回路の安定動作そのものが困難になることに加え,遅延時間をはじめとする回路特性も,プロセスばらつきや温度変動の影響を大きく受けるためである.本稿では,超低電圧マイクロコントローラやSoC に搭載される論理回路及びメモリ回路に着目し,これまでに指摘されている主要な課題とそれを解決する設計技術をサーベイし,解説する.更に,超低電圧回路を実現するデバイスとして,従来のバルクよりも完全空乏型シリコンオンインシュレータ(Fully Depleted Silicon on Insulator,FD-SOI)の方が優れているという指摘が近年の学会で幾つもなされており,著者の研究室でのチップ試作と実測結果も交えつつ,議論を紹介する.また,一般に論理回路に比べメモリ回路は超低電圧化が困難とされており,これを解決するSRAM の回路方式を紹介するとともに,最近注目されているスタンダードセルメモリ(SCM)という,超低電圧向けメモリ設計技術についても触れる.(著者抄録)
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著者キーワード (14件):
分類 (1件):
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半導体集積回路 
引用文献 (52件):
  • (1)B. Calhoun and D. Wentzloff, “Ultra-low power wireless SoCs enabling a batteryless IoT,” Hot Chips 27 Symposium (HCS), Aug. 2015.
  • (2)N. H. E. Weste, D. M. Harris “ウェスト&ハリス CMOS VLSI回路設計基礎編/応用編,” 宇佐美公良,池田 誠,小林和淑(監訳), 丸善出版, 東京2014.
  • (3)E. Vittoz, B. Gerber, and F. Leuenberger, “Silicon-gate CMOS frequency divider for the electronic wrist watch,” IEEE J. Solid-State Circuits, vol. 7, no. 2, pp.100-104, April 1972.
  • (4)C. H.-I. Kim, H. Soeleman, and K. Roy, “Ultra-low-power DLMS adaptive filter for hearing aid applications,” IEEE Trans. Very Large Scale Integr. Syst., vol. 11, no. 6, pp. 1058-1067, Dec. 2003.
  • (5)B. A. Warneke and K. S. J. Pister, “An ultra-low energy microcontroller for smart dust wireless sensor networks,” ISSCC, pp. 316-317, vol. 1, March 2004.
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