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J-GLOBAL ID：201702268252141899   整理番号：17A1642952

FPGAにおける一本鎖SOA 高分解能多重ヒットTDC【Powered by NICT】

Single-chain 4-channels high-resolution multi-hit TDC in FPGA

著者 (3件)： Lusardi N. (Politecnico di Milano, Department of Electronics, Information and Bioengineering - DEIB, via Golgi 40, 20133 Milano MI, Italy) ,  Luciani M. (Politecnico di Milano, Department of Electronics, Information and Bioengineering - DEIB, via Golgi 40, 20133 Milano MI, Italy) ,  Geraci A. (Politecnico di Milano, Department of Electronics, Information and Bioengineering - DEIB, via Golgi 40, 20133 Milano MI, Italy)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2016  号： NSS/MIC/RTSD  ページ： 1-4  発行年： 2016年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： は最高の省資源,分解能と入力速度の間のトレードオフに関してFPGAデバイスで実施されている用に設計されたTDCアーキテクチャを提案した。特に,単一の物理的測定線を持つ4チャネルは2GHzに等しい事象の入力速度でチャネル当たり32psのr.m.s.以下の分解能を保証する。システムは4入力チャネルが融合するような場でクロック周期に等しい長さの単一タップ付き遅延線,発生する事象のレジスタと一つの粗対から構成されている。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *分解能 ,  クロック ,  *FPGA ,  レジスタ ,  *多重化 ,  タップ付き遅延線 ,  省資源 ,  *高分解能 ,  チャネル ,  計算機アーキテクチャ

分類 (5件)： 集積回路一般  (NC03161C) ,  AD・DA変換回路  (NC05080M) ,  半導体集積回路  (NC03162T) ,  専用演算制御装置  (JC04030Y) ,  データ保護  (JD01020V)

タイトルに関連する用語 (5件)： FPGA ,  SOA ,  高分解能 ,  多重 ,  TDC