文献

J-GLOBAL ID：201702270478695889   整理番号：17A1356850

簡単で効率的な精度構成可能な加算器設計【Powered by NICT】

A simple yet efficient accuracy configurable adder design

著者 (3件)： Xu Wenbin (Department of Electrical and Computer Engineering, Texas A&M University, United States of America) ,  Sapatnekar Sachin S. (Department of Electrical and Computer Engineering, University of Minnesota, United States of America) ,  Hu Jiang (Department of Electrical and Computer Engineering, Texas A&M University, United States of America)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ISLPED  ページ： 1-6  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 近似計算は,低電力IC設計のための有望なアプローチであり,最近かなりの研究上の注目を集めている。近似の動的レベルに対応するために,少数の精度構成可能加算器設計は,過去に開発されてきた。しかし,冗長計算または複雑なキャリー予測のいずれかに依存するとしてこれらの設計は大面積オーバヘッドを招く傾向がある。これらの設計のいくつかは,誤り検出と訂正回路,面積をさらに増加させるを含んでいる。本研究では,冗長性や誤り検出/訂正回路を含まない非常に簡単なキャリー予測を使用する単純な精度構成可能加算器設計を研究した。シミュレーション結果は39%低い面積を用いて,著者らの設計は精度遅延トレードオフに関する最新の以前の研究を支配することを示した。精度遅延トレードオフを改善するための遅延適応自己構成法を提案した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 誤り検出 ,  *加算器 ,  近似法 ,  冗長性 ,  予測 ,  シミュレーション
準シソーラス用語： 大面積 ,  集積回路設計 ,  低電力化 ,  近似計算 , 【Automatic Indexing@JST】

分類 (3件)： 論理回路  (NC05070B) ,  オートマトン理論  (JB04000O) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (2件)： 加算器 ,  設計