文献

J-GLOBAL ID：201702270492805796   整理番号：17A1250285

可変ピンチオフ電圧を有するCMOSプロセス適合性低電圧接合FET【Powered by NICT】

A CMOS-Process-Compatible Low-Voltage Junction-FET With Adjustable Pinch-Off Voltage

著者 (2件)： Nidhi Karuna (EECS Department, National Chiao Tung University, Hsinchu, Taiwan) ,  Ker Ming-Dou (Institute of Electronics, National Chiao Tung University, Hsinchu, Taiwan)
資料名： IEEE Transactions on Electron Devices  (IEEE Transactions on Electron Devices)
巻： 64  号： 7  ページ： 2812-2819  発行年： 2017年 
JST資料番号： C0222A  ISSN： 0018-9383  CODEN： IETDAI  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 0.25μmバルクCMOSプロセスで提案し,検証した新しい水平nチャネル接合形電界効果トランジスタ(n JFET)装置。水平JFETはP型静電放電(ESD)注入を用いて形成した交互nおよびp領域で構成される。P型ESD注入はI/OデバイスのESDロバスト性を改善するための鋳造工場の殆どによって任意の一般的に良く支持されたプロセスステップである。ピンチオフ電圧(V_P)のようなデバイスパラメータと提案したn-JFETデバイスの零バイアスドレイン電流(I_DS0)はレイアウトにおけるP+分離(L)を調節することによって修正されることができる。可変ピンチオフ電圧を用いてこの装置は,異なる回路への応用に用いることができる。技術コンピュータ支援設計を用いた2次元デバイスシミュレーションは,空乏領域を解析し,種々のL値の下でピンチオフ電圧を検証した。ピンチオフ電圧は温度変動とほとんど変化しなかった。さらに,SPICEシミュレーション結果は,I_D V_DとI_D V_Gの項における実験的シリコン(Si)データと良く一致した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： ロバスト性 ,  CAD【計算機】 ,  接合形FET ,  *ピンチオフ ,  二次元 ,  *電圧 ,  温度変動 ,  バイアス ,  チャネル ,  入出力装置 ,  シミュレーション
準シソーラス用語： デバイスシミュレーション ,  ドレイン電流 ,  *低電圧 ,  *CMOSプロセス , 【Automatic Indexing@JST】

分類 (1件)： トランジスタ  (NC03070N)

タイトルに関連する用語 (6件)： 可変 ,  ピンチオフ ,  CMOSプロセス ,  適合性 ,  低電圧 ,  FET