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J-GLOBAL ID：201702271086942807   整理番号：17A1635536

実速度限界を見出すチップ応用遅延測定のためのFPGA CAD【Powered by NICT】

Find the real speed limit: FPGA CAD for chip-specific application delay measurement

著者 (4件)： Ahmed Ibrahim (Department of Electrical and Computer Engineering, University of Toronto, Toronto, ON, Canada) ,  Zhao Shuze (Department of Electrical and Computer Engineering, University of Toronto, Toronto, ON, Canada) ,  Trescases Olivier (Department of Electrical and Computer Engineering, University of Toronto, Toronto, ON, Canada) ,  Betz Vaughn (Department of Electrical and Computer Engineering, University of Toronto, Toronto, ON, Canada)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： FPL  ページ： 1-8  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 各連続技術ノードと共に増加したプロセス変動と,現在のFPGAのCADツールにより採用された最悪ケースタイミングモデルは,利用可能なシリコンをunderutilizing有意である点に達している。以前の研究は,後期結合と動的電圧スケーリングのような技術を使用して,この低利用を減らすためにFPGA再構成可能性を利用すること提案した。提案されたソリューションの大部分は各配置チップ上のターゲットアプリケーションの遅延を測定する能力を必要とする。あるチップへの応用の遅延を正確に測定するために,著者らは,この特定のチップへの速度制限経路の遅延を測定しなければならない。本論文では,任意の入力応用の遅延を測定するためのキャリブレーションビットストリーム自動生成することを意識したCADツールを提案した。著者らのツールは,回路の統計的にクリティカルパスを同定し,それは楽観的遅延を報告の機会を最小化するこの試験許容キャリブレーションビットストリーム数に関する制約の下でに経路選択機構を検討する。一連のベンチマークの実験結果は,1つの校正ビットストリームを用いて欲張りアプローチと比較して,楽観的遅延を報告する16×低い確率を達成することを示した。三キャリブレーションビットストリームを用いて,著者らは百万,欲張り法よりも約6,000×低い二チップに楽観主義の確率を減少させる。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *速度制限 ,  *FPGA ,  経路選定 ,  ケイ素 ,  ベンチマーク ,  クリニカルパス ,  忍容性
準シソーラス用語： 欲張りアルゴリズム ,  ビットストリーム ,  許容性 ,  自動生成 ,  再構成可能性 ,  動的電圧スケーリング ,  CADツール ,  プロセス変動 , 【Automatic Indexing@JST】

分類 (2件)： フィルタ一般  (NC04021I) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (5件)： 速度限界 ,  応用 ,  遅延 ,  FPGA ,  CAD