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J-GLOBAL ID：201702271649361137   整理番号：17A0223230

混成再構成可能アーキテクチャの模擬アニーリングに基づく配置アルゴリズムの為の接続境界ボックスを使用したレンジリミッタ

Range Limiter Using Connection Bounding Box for SA-Based Placement of Mixed-Grained Reconfigurable Architecture

著者 (4件)： KISHIMOTO Takashi (Graduate School of Information Science and Engineering, Ritsumeikan University) ,  TAKAHASHI Wataru (Services and Technologies Division, NEC Corporation) ,  WAKABAYASHI Kazutoshi (Services and Technologies Division, NEC Corporation) ,  OCHI Hiroyuki (Department of Computer Science, College of Information Science and Engineering, Ritsumeikan University)
資料名： IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences (Web)  (IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences (Web))
巻： E99.A  号： 12  ページ： 2328-2334(J-STAGE)  発行年： 2016年 
JST資料番号： U0466A  ISSN： 1745-1337  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 本論文は,混成再構成可能アーキテクチャ(MGRA)の為の新しい配置アルゴリズムを提案した。MGRAは,高速データパスとマルチビットオペランドとの組み合わせデジタルシステムと,ステートマシンとビットワイズオペレーションの為のランダムロジック回路を実装する為に,粗グレインクラスターと細グレインクラスターで構成されている。シミュレーションされた模擬アニーリングに基づくFPGA配置アルゴリズムを高速化する為に,レンジリミッタが,交換される2つのブロックの距離を制御する提案をした。しかし,異種構造の場合はMGRAには適用出来ない。本提案の接続バウンディングボックスを使用するレンジリミッタは,隣接しないクラスタ内の細グレインブロック間の移動を促進する為に,レンジリミッタのサイズを効果的に保持出来る。実験的な結果から,本提案手法は,従来の方法と比較して最良の場合に47.8%のコスト削減を達成出来た。(翻訳著者抄録)

シソーラス用語： *システムアーキテクチャ ,  *シミュレーテッドアニーリング ,  *アルゴリズム ,  *リミッタ回路 ,  データパス ,  データ ,  有限状態機械 ,  論理回路 ,  実装
準シソーラス用語： *再構成可能アーキテクチャ ,  *模擬アニーリング ,  *信号処理アルゴリズム ,  *ハードリミッタ ,  再構成可能データパス ,  オペランド ,  ステートマシン ,  ロジック回路 ,  FPGA実装

著者キーワード (2件)： simulated annealing based placement algorithm ,  coarse-grained and fine-grained reconfigurable architectures

分類 (4件)： 半導体集積回路  (NC03162T) ,  専用演算制御装置  (JC04030Y) ,  計算理論  (JB02000A) ,  計算機利用技術一般  (JE01000C)

引用文献 (10件)：

• [1] I. Kuon and J. Rose, “Measuring the gap between FPGAs and ASICs,” IEEE Trans. Comput.-Aided Des. Integr. Circuits Syst., vol.26, no.2, pp.203-215, 2007.
• [2] R. Hartenstein, “Coarse grain reconfigurable architecture (embedded tutorial),” Proc. 2001 Asia and South Pacific Design Automation Conference, ASP-DAC'01, pp.564-570, 2001.
• [3] K. Choi, “Coarse-grained reconfigurable array: Architecture and application mapping,” IPSJ Trans. System LSI Design Methodology, vol.4, pp.31-46, 2011.
• [4] T. Toi, N. Nakamura, Y. Kato, T. Awashima, K. Wakabayashi, and L. Jing, “High-level synthesis challenges and solutions for a dynamically reconfigurable processor,” Proc. 2006 IEEE/ACM International Conference on Computer-Aided Design, ICCAD'06, pp.702-708, 2006.
• [5] V. Baumgarte, G. Ehlers, F. May, A. Nückel, M. Vorbach, and M. Weinhardt, “PACT XPP - A self-reconfigurable data processing architecture,” J. Supercomputing, vol.26, no.2, pp.167-184, 2003.

タイトルに関連する用語 (7件)： 再構成可能アーキテクチャ ,  模擬アニーリング ,  アルゴリズム ,  境界 ,  ボックス ,  レンジ ,  リミッタ