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J-GLOBAL ID：201702271992254005   整理番号：17A0417574

16.5 28nm CMOSによる 58dBFS雑音と4GHz帯域幅を達成する未解決の意思決定検出を用いた8GS/s時間インタリーブSARA DC【Powered by NICT】

16.5 An 8GS/s time-interleaved SAR ADC with unresolved decision detection achieving -58dBFS noise and 4GHz bandwidth in 28nm CMOS

著者 (8件)： Keane John P. (Keysight Technologies, Santa Clara, CA, USA) ,  Guilar Nathaniel J. (Keysight Technologies, Santa Clara, CA, USA) ,  Stepanovic Dusan (Keysight Technologies, Santa Clara, CA, USA) ,  Wuppermann Bernd (Keysight Technologies, Santa Clara, CA, USA) ,  Wu Charles (Keysight Technologies, Santa Clara, CA, USA) ,  Tsang Cheongyuen W. (Keysight Technologies, Santa Clara, CA, USA) ,  Neff Robert (Keysight Technologies, Santa Clara, CA, USA) ,  Nishimura Ken (Keysight Technologies, Santa Clara, CA, USA)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ISSCC  ページ： 284-285  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 試験と計測への応用のための8GS/s16個時間インタリーブA DCを述べた。各A DCスライスは,500MS/sでの1b/cycle,同期SAR運転である。A DCスライス概要を図で示した。16.5.1。入力は1.9Vバッファにより駆動された厚い酸化物NFETを用いてサンプリングした。各変換後保持ノードは1.1Vバッファにより駆動されるコアNFETを用いた差次的にリセットされる。10b DACは橋かけコンデンサ,C_bridgeにより分離された二つの同一の5b半分から構成されている。C_bridgeはMSBとLSB半分間の冗長性の約0.8bを提供するサイズ,MSB半分におけるキャパシタ不整合を可能にするディジタル補正することである。DACは決定ラッチによって制御され,分割コンデンサスイッチング方式[1]を使用して変換中にコンパレータに一定コモンモードを提供した。DACは250fF/side保持容量の約60%を占める,1V参照を用いた場合1.2V_ppdフルスケールレンジをもたらした。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： コンパレータ ,  *意思決定 ,  冗長性 ,  *インタリーブ ,  不整合 ,  *雑音 ,  保持容量 ,  酸化物 ,  ディジタル方式 ,  *帯域幅 ,  コンデンサ ,  *CMOS
準シソーラス用語： コモンモード , 【Automatic Indexing@JST】

分類 (1件)： フィルタ一般  (NC04021I)

タイトルに関連する用語 (7件)： CMOS ,  雑音 ,  帯域幅 ,  意思決定 ,  インタリーブ ,  SARA ,  DC