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J-GLOBAL ID：201702273669755968   整理番号：17A1273526

高速電力効率的桁上げ加算器の設計を選択する【Powered by NICT】

High Speed Power Efficient Carry Select Adder Design

著者 (2件)： Katreepalli Raghava ,  Haniotakis Themistoklis
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ISVLSI  ページ： 32-37  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 加算器は,プロセッサやデータ経路応用の基本的なビルディングブロックである。高性能処理ユニットの設計のために低消費電力で高速加算器が必要である。桁上げ選択加算器(CSA)は,多くのデータ処理用途で使用されている最も速い加算器の一つであることが知られている。本論文では,多出力ドミノCMOS論理におけるManchesterキャリーチェイン(MCC)を用いた新しいCSAアーキテクチャを提案した。CSAの設計における階層的アプローチにおける新規MCCブロックを採用した。提案した設計は,標準45nm CMOSプロセス技術による16と32ビット加算器回路の実装により検証した。この提案された研究は,遅延,電力消費とハードウェアオーバヘッドの観点から提案した設計の性能を評価した。の結果によりその効率性を証明するために分析し,比較して既存の高速加算器アーキテクチャであった。シミュレーション結果は,提案したアーキテクチャは,電力遅延積(PDP)とハードウェアオーバヘッドの点で二倍の利点を達成することを示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 電力消費 ,  演算プロセッサ ,  データ処理 ,  *高速度 ,  シミュレーション ,  データパス ,  CMOS ,  *電力効率 ,  計算機アーキテクチャ ,  *加算器
準シソーラス用語： 電力遅延積 ,  低電力化 ,  ビルディングブロック , 【Automatic Indexing@JST】

分類 (3件)： 論理回路  (NC05070B) ,  集積回路一般  (NC03161C) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (4件)： 電力効率 ,  桁 ,  加算器 ,  設計