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J-GLOBAL ID:201702274474375595   整理番号:17A0794747

STT-MRAMのための擬似差動センシングフレームワーク:クロスレイヤーの展望【Powered by NICT】

Pseudo-Differential Sensing Framework for STT-MRAM: A Cross-Layer Perspective
著者 (6件):
資料名:
巻: 66  号:ページ: 531-544  発行年: 2017年 
JST資料番号: C0233A  ISSN: 0018-9340  CODEN: ICTOB4  資料種別: 逐次刊行物 (A)
記事区分: 原著論文  発行国: アメリカ合衆国 (USA)  言語: 英語 (EN)
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漏れ電流の急速な増加に伴い,不揮発性メモリは,次世代計算機アーキテクチャの競争候補になっている。それらの中で,STT-MRAMは,高密度・高速・大きな耐久性作業記憶における大きな可能性等を示した。しかし,著者らの研究に基づいて,動的書込みパワーと読取信頼性はSTT-MRAMの二つの重要な課題である。本研究では,これらの課題に対処するためにデバイス,回路と建築技術を採用した相乗的擬似差動センシング(PDS)フレームワークを提案した。特に,三つの設計技術,細胞クラスタ,非対称センシング増幅器と自己誤り検出補正を含め,PDSフレームワークを実装するために提案した。全体デバイス回路アーキテクチャクロスレイヤ同時設計はSTT-MRAMキャッシュメモリにおける利用,改善された密度,信頼性とエネルギー効率から利益を得ることを可能にすることを示した。著者らの実験結果は,提案した方式は,読取マージンを改善する~35.6%,面積,読込みレイテンシ,エネルギー,書込みレイテンシおよび書き込み電力を減少させるそれぞれ~46.7~9.8~30.3~2.3と~31.1%,8MBのキャッシュ容量のための典型的な1T1MTJセル構造と比較してことを示した。さらに,提案したPDS方式は~32.9%と漏れエネルギーによる動的エネルギーを減少させる~830%,IPCを改善する~1.3%とそれぞれ,従来のSRAMに基づくキャッシュと比較して,レートを~36.9%。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】
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