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J-GLOBAL ID：201702274629560975   整理番号：17A1556207

フラッシュA DCとTDCを組み合わせた900MHz,3.5mW,8ビットパイプラインサブレンジングA DC【Powered by NICT】

900-MHz, 3.5-mW, 8-bit pipelined subranging ADC combining flash ADC and TDC

著者 (7件)： Muroya Kenichiro (Department of Electrical and Electronics Engineering, Kagoshima University, Kagoshima, Japan) ,  Hayakawa Daiki (Department of Electrical and Electronics Engineering, Kagoshima University, Kagoshima, Japan) ,  Sewaki Kenji (Department of Electrical and Electronics Engineering, Kagoshima University, Kagoshima, Japan) ,  Imayanagida Kento (Department of Electrical and Electronics Engineering, Kagoshima University, Kagoshima, Japan) ,  Ueno Kouki (Department of Electrical and Electronics Engineering, Kagoshima University, Kagoshima, Japan) ,  Sonoda Yuuki (Department of Electrical and Electronics Engineering, Kagoshima University, Kagoshima, Japan) ,  Ohhata Kenichi (Department of Electrical and Electronics Engineering, Kagoshima University, Kagoshima, Japan)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： RFIT  ページ： 7-9  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 時間ベースA DC(TB ADC)はCMOSスケーリングに関する課題を解決するための鍵となる技術として注目を集めている;が,同時に高速と高分解能を達成することはできない。高速および高分解能の両方を達成するためにフラッシュA DCとTDCを組み合わせたTB A DCアーキテクチャを提案した。VTCとTDCを用いたフラッシュA DCとA DCは変換速度を向上させるためのパイプライン。電荷ステアリング増幅器は低電力残基転移に使用されている。さらに,動的遅延器を用いたバーニアTDCは,低電力動作を可能にした。65nm CMOS技術を用いて製作した8ビットA DCテストチップは,900MHzの高サンプリング周波数と3.5mWの低電力消費を示した。性能指数(FOM)は32fJ/conv-段階であった。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *高分解能 ,  計算機アーキテクチャ ,  CMOS ,  性能指数 ,  電荷 ,  遅れ要素 ,  高速度 ,  増幅器
準シソーラス用語： サンプリング周波数 ,  テストチップ ,  残基 ,  低電力化 , 【Automatic Indexing@JST】

分類 (1件)： AD・DA変換回路  (NC05080M)

タイトルに関連する用語 (3件)： フラッシュ ,  DC ,  TDC