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J-GLOBAL ID：201702274750440017   整理番号：17A1569940

タイミング投機的SRAM【Powered by NICT】

Timing speculative SRAM

著者 (3件)： Ebrahimi Elnaz (Dept. of Computer Engineering, University of California, Santa Cruz, Santa Cruz, CA, 95064) ,  Guthaus Matthew (Dept. of Computer Engineering, University of California, Santa Cruz, Santa Cruz, CA, 95064) ,  Renau Jose (Dept. of Computer Engineering, University of California, Santa Cruz, Santa Cruz, CA, 95064)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ISCAS  ページ： 1-4  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： スタティックランダムアクセスメモリ(SRAM)は,高性能システムオンチップ(SoC)設計における大きなボトルネックと考えられている,最小エネルギー消費を持つ高性能SRAMのための大きな需要がある。かみそりのような時間推測技術はタイミングガードバンドを容易にする性能を改善するかまたはエネルギー消費を低減した。の最新技術のアプローチは,誤り検出論理による高表面積とエネルギーオーバヘッドを持っている。本研究では,既存のレプリカビット線カラムを拡張しリードタイミング故障を検出するためのタイミング投機的SRAMを提案した。も誤った書き込み動作から保護するSRAMデコード論理拡張した。レプリカベースタイミング投機的SRAM(RTS)はかみそりのような事前技術へのエネルギーおよび面積効率的な設計代替であることを示す。著者らの提案した設計は読出し時におけるよりエネルギー効率22%~58%であり,かみそり可能SRAM35%~73%以上の面積効率的な誤り検出機構を持っている。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 表面積 ,  *SRAM ,  エネルギー消費 ,  エネルギー効率 ,  誤り検出 ,  復号化
準シソーラス用語： 面積効率 ,  タイミング故障 ,  ビット線 ,  最小エネルギー原理 ,  システムオンチップ , 【Automatic Indexing@JST】

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (2件)： 投機 ,  SRAM