SoCにおけるPCI Expressインターフェイスの実装と検証

Pamula Vinay Kumar; Mantripragada Sai Raghavendra

文献

J-GLOBAL ID：201702275234864045 整理番号：17A1371194

SoCにおけるPCI Expressインターフェイスの実装と検証

Implementation and verification of PCI express interface in a SoC

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巻： 6 号： 9 ページ： 525-529(J-STAGE) 発行年： 2017年
JST資料番号： U0397A ISSN： 2187-0136 資料種別：逐次刊行物 (A)
記事区分：原著論文発行国：日本 (JPN) 言語：英語 (EN)

この論文は,チップ上の複雑なシステム(SoC)における周辺機器相互接続エクスプレス(PCIe)とメモリとのインターフェイスの実装と設計について述べた。PCIeバストラフィックはPCIeバストランザクションの連続からなる。データの方向はイニシエータからコンプリータ(書き込みトランザクションに対して),またはその逆(読み込みトランザクションに対して)になる。このインターフェイスはマスターの命令を読んで対応する応答をマスターに送る。このプロジェクトの主目的は,PCIe末端とメモリ間の専用チャンネル上でのSoCの性能モデルを用いた性能検証である。ダイレクトメモリアクセス(DMA)型のリクエストを用いて,異なるPCIe世代,レーン構成,ペイロードに対してボトルネックでの帯域幅を計測した。計算された理論的なピーク帯域幅と得られた帯域幅を比較した。(翻訳著者抄録)

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その他の応用

引用文献 (6件)：

[1] N. Kamat, “IP testing for heterogeneous SOCs,” 2013 14th Int. Workshop on Microprocessor Test and Verification, Austin, TX, pp. 58-61, 2013. DOI:10.1109/MTV.2013.19
[2] S. Badhe, K. Kulkarni, and G. Gadre, “Accelerating functional verification of PCI express endpoint by emulating host system using PCI express core,” Computational Systems and Communications (ICCSC), 2014 First Int. Conf., Trivandrum, pp. 333-338, 2014. DOI:10.1109/COMPSC.2014.7032673
[3] Pci sig, PCI Express Base Specification Revision (3.0) [Online]. Available: https://pcisig.com (2010 Nov. 10).
[4] I. Sazzad and S. Kaiser, “Hardware implementation of PCI interface using Verilog & FPGA,” Int. Conf. Electrical, Electronics and Civil Engineering (ICEECE 2011).
[5] L. Rota, M. Caselle, S. Chilingaryan, A. Kopmann, and M. Weber, “A PCIe DMA architecture for multi-Gigabyte per second data transmission,” IEEE Trans. Nucl. Sci., vol. 62, no. 3, pp. 972-976, June 2015. DOI:10.1109/TNS.2015.2426877

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