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J-GLOBAL ID：201702276452723355   整理番号：17A1275823

次世代高エネルギー物理学検出器のためのピクセルアレイアーキテクチャの低電力最適化【Powered by NICT】

Low-power optimisation of a pixel array architecture for next generation High Energy Physics detectors

著者 (6件)： Marconi Sara (University of Perugia and INFN, Italy) ,  Hemperek Tomasz (Institute of Physics, 53115 Bonn, Germany) ,  Placidi Pisana (University of Perugia, and INFN 06125 Perugia, Italy) ,  Scorzoni Andrea (University of Perugia, and INFN 06125 Perugia, Italy) ,  Conti Elia (CERN, 1217 Meyrin, Switzerland) ,  Christiansen Jorgen (CERN, 1217 Meyrin, Switzerland)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： PRIME  ページ： 201-204  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 大規模ピクセル読出しチップはRD53共同研究による設計されている,CERNでのATLAS及びCMS実験の高ルミノシティ改良の極端な運転条件のための65nm技術の適合性を証明するために。上級ディジタル設計とシミュレーションツールの使用である連続電力供給様式から駆動されるピクセルチップの設計と最適化のためのアーキテクチャと実現選択を導くために必須である。本研究では,レビューし,標的応用の要求に基づいて選択する低電力設計技術。選択技術を採用した,低電力最適化の結果は,システムの基本単位を示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *画素 ,  *計算機アーキテクチャ ,  *検出器 ,  電力供給 ,  適応性 ,  *最適化
準シソーラス用語： 設計技術 ,  *低電力化 ,  シミュレーションツール ,  運転条件 ,  CMS実験 ,  ATLAS ,  CERN ,  *電力最適化 ,  *高エネルギー物理学 , 【Automatic Indexing@JST】

分類 (2件)： 素粒子・核物理実験計測用エレクトロニクス  (BE01020Q) ,  素粒子・核物理実験技術一般  (BE01010F)

タイトルに関連する用語 (4件)： 次世代 ,  高エネルギー物理学 ,  検出器 ,  電力最適化