文献

J-GLOBAL ID：201702276530935460   整理番号：17A0143111

40nm ASICのラッチベースPUFの評価【Powered by NICT】

Evaluation of Latch-Based PUFs Implemented on 40 nm ASICs

著者 (3件)： Torii Naoya ,  Yamamoto Dai ,  Matsumoto Tsutomu
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2016  号： CANDAR  ページ： 642-648  発行年： 2016年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 半導体チップのための偽造防止技術,物理的複製不可能関数(PUF)は,近年焦点がなされた。ラッチベースPUF応答のエントロピーを増大させる方法を提案し,180nm CMOS ASICのためのプロトタイプラッチベースPUFを用いた実験によりその有効性を確認した。本論文では,40nm CMOS ASICに実装ラッチベースPUFを作製し,基本性能と提案した方法の有効性を評価した。結果は応答誤り率を種々の温度( 20~85°C)及び電圧(1.10V±10%以内)で15%以下である高いロバスト性を維持することを示した。256ラッチのPUFの応答エントロピーは178~233ビットから増加することを確認した。これらの結果は,ラッチベースPUFを40nm CMOSプロセスで作製した場合,提案法の有効性を示した。40nmおよび180nmプロセスのラッチベースPUF(以前の結果)の評価と比較では,ラッチベースPUFは製造プロセスにより低依存性であることが期待される。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 誤り率 ,  複製 ,  電圧 ,  エントロピー ,  ロバスト性 ,  *ASIC ,  生産工程 ,  CMOS
準シソーラス用語： 偽造防止 , 【Automatic Indexing@JST】

分類 (2件)： 半導体集積回路  (NC03162T) ,  符号理論  (ND02030R)

タイトルに関連する用語 (2件)： ASIC ,  評価