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J-GLOBAL ID：201702276828789065   整理番号：17A0689837

二値化ニューラルネットワークアクセラレータのアーキテクチャ検討

著者 (9件)： 安藤洸太 (北大 大学院情報科学研究科) ,  植吉晃大 (北大 大学院情報科学研究科) ,  廣瀬一俊 (北大 大学院情報科学研究科) ,  折茂健太郎 (北大 大学院情報科学研究科) ,  植松瞭太 (北大 大学院情報科学研究科) ,  高前田伸也 (北大 大学院情報科学研究科) ,  池辺将之 (北大 大学院情報科学研究科) ,  浅井哲也 (北大 大学院情報科学研究科) ,  本村真人 (北大 大学院情報科学研究科)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 117  号： 46(RECONF2017 1-21)  ページ： 13-16  発行年： 2017年05月15日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： ニューラルネットワークは物体認識や状況判断等の応用が見出され,急速に発展している。同時にニューラルネットワークの大規模化・複雑化も進行しているが,携帯・車載機器や将来のIoTデバイスへの搭載を考慮すると,限られた電力・面積の下で高速に動作するニューラルネットワークプロセッサが必要である。近年になって重み係数と活性を全て二値(1ビット)で表現する二値化ニューラルネットワークが提案された。二値化は重み係数のデータ量を大幅に削減しオンチップメモリにネットワーク全体の係数を搭載することを可能とし,加えて係数と活性の乗算は軽量なビット演算に置換可能となる。本稿では二値化によって係数等のデータを全てオンチップメモリに格納し,ニューラルネットワークを外部バスを通さずにメモリサイドで処理することによって低電力なストリーミング処理を狙うアーキテクチャを構築する。本提案はニューラルネットワーク各層の入出力の対称性を利用して逐次入力-並列演算-逐次出力の形式をとるので,複数の演算素子をカスケードして線形にスケール可能である。(著者抄録)

シソーラス用語： *ニューラルネットワーク ,  データ処理システム ,  *高速計算 ,  *計算機アーキテクチャ ,  *主メモリ ,  ストリーミング ,  並列演算 ,  専用プロセッサ ,  符号 ,  二値論理 ,  再構成 ,  乗算 ,  パイプライン処理 ,  アクセラレータ ,  ネットワークプロセッサ
準シソーラス用語： 二値化ニューラルネットワーク ,  二値符号

分類 (2件)： ディジタル計算機方式一般  (JC02010O) ,  人工知能  (JE08000Z)

引用文献 (8件)：

• J. Qiu, J. Wang, S. Yao, K. Guo, B. Li, E. Zhou, J. Yu, T. Tang, N. Xu, S. Song, Y. Wang, and H. Yang, ′′Going deeper with embedded fpga platform for convolutional neu-ral network,′′ Proceedings of the 2016 ACM/SIGDA Inter-national Symposium on Field-Programmable Gate Arrays, pp.26-35, FPGA '16, ACM, New York, NY, USA, 2016. http://doi.acm.org/10.1145/2847263.2847265
• NVIDIA, ′′NVIDIA CUDNN - GPU accelerated deep learn-ing′′. https://developer.nvidia.com/cudnn.
• C. Zhang, P. Li, G. Sun, Y. Guan, B. Xiao, and J. Cong, ′′Optimizing fpga-based accelerator de-sign for deep convolutional neural networks,′′ Pro-ceedings of the 2015 ACM/SIGDA International Sym-posium on Field-Programmable Gate Arrays, pp.161-170, FPGA '15, ACM, New York, NY, USA, 2015. http://doi.acm.org/10.1145/2684746.2689060
• M. Courbariaux and Y. Bengio, ′′Binarynet: Training deep neural networks with weights and activations constrained to +1 or -1,′′ CoRR, vol.abs/1602.02830, 2016. http://arxiv.org/abs/1602.02830
• M. Rastegari, V. Ordonez, J. Redmon, and A. Farhadi, ′′XNOR-Net: Imagenet classification using binary convolu-tional neural networks,′′ CoRR, vol.abs/1603.05279, 2016. http://arxiv.org/abs/1603.05279

タイトルに関連する用語 (2件)： 二値化 ,  アーキテクチャ