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J-GLOBAL ID：201702277053231631   整理番号：17A1833632

16nm FinFETにおけるワイヤライン応用のための4GS/s単一チャネル再構成可能な折畳みフラッシュA DC【Powered by NICT】

A 4-GS/s Single Channel Reconfigurable Folding Flash ADC for Wireline Applications in 16-nm FinFET

著者 (3件)： Wang Luke (Department of Electrical and Computer Engineering, University of Toronto, Toronto, ON, Canada) ,  LaCroix Marc-Andre (Huawei Canada, Ottawa, ON, Canada) ,  Carusone Anthony Chan (Department of Electrical and Computer Engineering, University of Toronto, Toronto, ON, Canada)
資料名： IEEE Transactions on Circuits and Systems 2: Express Briefs  (IEEE Transactions on Circuits and Systems 2: Express Briefs)
巻： 64  号： 12  ページ： 1367-1371  発行年： 2017年 
JST資料番号： W0347A  ISSN： 1549-7747  CODEN： ITCSFK  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： は16nm FinFET CMOSにおけるワイヤライン受信機用の時間インタリーブするように設計され4GS/s単一チャネル折畳みフラッシュアナログ-ディジタル変換器(ADC)を提案した。A DCの分解能はリンク変調フォーマット(2 PAM/4 PAM)とリンク損失に依存して電力節約を可能にするために拡張可能である。1ビット折畳み段階はMSBを決定するが,各コンパレータを個々に可能/障害できるLSBは5ビット全フラッシュにより決定した。6ビット分解能では,可変利得増幅器を含むA DCはNyquist周波数で30.7dBのSNDRと40.6dBのSFDRを達成する0.9V電源から34.4mWを消費し,303fJ/conv段階のFOMを得た。5 4および3ビットの低い分解能では,FOMはNyquist周波数で,それぞれ,295年,320年,および399fJ/conv段階で低いままである。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 変換器 ,  分解能 ,  *折畳み ,  コンパレータ ,  *チャネル ,  周波数 ,  受信機 ,  ディジタル方式
準シソーラス用語： SFDR ,  SNDR ,  可変利得増幅器 ,  変調フォーマット ,  時間インターリーブ ,  *再構成可能性 ,  *FinFET , 【Automatic Indexing@JST】

分類 (3件)： 周波数変換回路  (NC05030J) ,  ディジタルフィルタ  (NC04022Z) ,  集積回路一般  (NC03161C)

タイトルに関連する用語 (8件)： FinFET ,  ワイヤ ,  応用 ,  チャネル ,  再構成 ,  折畳み ,  フラッシュ ,  DC