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J-GLOBAL ID：201702277589155764   整理番号：17A1730037

埋め込みスケーラブルプラットフォームにおける加速器の設計空間の探査広がり【Powered by NICT】

Broadening the exploration of the accelerator design space in embedded scalable platforms

著者 (4件)： Piccolboni Luca (Department of Computer Science, Columbia University, New York, NY, USA) ,  Mantovani Paolo (Department of Computer Science, Columbia University, New York, NY, USA) ,  Di Guglielmo Giuseppe (Department of Computer Science, Columbia University, New York, NY, USA) ,  Carloni Luca P. (Department of Computer Science, Columbia University, New York, NY, USA)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： HPEC  ページ： 1-7  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 加速器はそれらの標的計算カーネルのための汎用プロセッサコアよりも二~三桁高いエネルギー効率を保証する一般的に専用ハードウェア設計である。不均一系への多くの加速器を統合することの複雑さに対処するために,仲間systemlevel設計(SLD)法と柔軟なアーキテクチャを組み合わせた埋め込みスケーラブルプラットフォーム(ESP)を提案した。ESPでは,高レベル合成(HLS)を加速器の設計を促進するため,設計空間探索(DSE)のプロセスを改善し,異なる標的システムオンチップ(SoC)を横切る加速器の再利用を促進する。HLSツールは加速器の構造を最適化し,性能とコストの点で異なるトレードオフを評価するために,ノブとして知られているパラメータの強力なセットを提供する。しかし,設計空間の大きな領域を探索し,Pareto最適実装の豊富な集合を同定するまだ複雑なタスク。事実,標準ノブは高レベル仕様に存在するループと機能上のみで作動するが,それらはローカルメモリのサイズとデータは,加速器により伝達し,処理される粒度間のI/O帯域幅,オンチップメモリ構成,とトレードオフなどのSLDの他の重要な側面に働くことができない。これらの制限に対処するために,著者らは三種類のノブを有するE SPのためのHLSノブのセット,拡張ノブ(XKnobs)を増加させた。広域運動画像(WAMI)応用の二種の選択したカーネルを探索するためのXKnobsを使用した。実験の結果は,DSEは標準ノブを使用に比べて性能指数(潜時)と実装コストの3.5×(面積)のための8.5×まで広がったことを示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *加速器 ,  最適化 ,  不均一系 ,  計算機アーキテクチャ ,  再利用 ,  帯域幅 ,  性能指数 ,  エネルギー効率
準シソーラス用語： オンチップメモリ ,  Pareto最適 ,  システムオンチップ ,  設計空間探索 ,  専用ハードウェア ,  プロセッサコア ,  *設計空間 , 【Automatic Indexing@JST】

分類 (4件)： 半導体集積回路  (NC03162T) ,  専用演算制御装置  (JC04030Y) ,  CAD,CAM  (JE10000A) ,  集積回路一般  (NC03161C)

タイトルに関連する用語 (4件)： 埋め込み ,  加速器 ,  設計空間 ,  探査