文献

J-GLOBAL ID：201702278903130817   整理番号：17A1257364

資源効率AI応用のための3元ニューラルネットワーク【Powered by NICT】

Ternary neural networks for resource-efficient AI applications

著者 (4件)： Alemdar Hande (Univ. Grenoble Alpes, CNRS, Grenoble INP, LIG, F-38000 Grenoble, France) ,  Leroy Vincent (Univ. Grenoble Alpes, CNRS, Grenoble INP, LIG, F-38000 Grenoble, France) ,  Prost-Boucle Adrien (Univ. Grenoble Alpes, CNRS, Grenoble INP, TIMA, F-38000 Grenoble, France) ,  Petrot Frederic (Univ. Grenoble Alpes, CNRS, Grenoble INP, TIMA, F-38000 Grenoble, France)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： IJCNN  ページ： 2547-2554  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： ディープニューラルネットワーク(DNN)のための計算量と記憶容量の要求は,通常,高かった。この問題はスマートフォン,ウェアラブルと自律無人機のようなユビキタスコンピューティングデバイスへの展開を制限している。本論文では,深い学習がより資源効率化するために,三元ニューラルネットワーク(TNNs)を提案した。新しい,層別欲張り法に基づく生徒アプローチを用いてこれらTNNsを訓練した。2段階訓練手順のおかげで,教師網は精度を高め,訓練時間を短縮するためにドロップアウトと回分正規化のような最新の方法を使用することができた。三成分量と活性化のみを用いて,学生三元ネットワークでは,乗算を使用せずにその教師網の挙動を模擬するために学習する。{1,1}二成分対応物とは異なり,三元ニューラルネットワークは本質的に訓練中の零に設定することにより小さい重みを切り取る。は,より希薄でよりエネルギー効率的にする。TNNsのための専用ハードウェアアーキテクチャを設計し,FPGAとASICに実装した。精度を改善する,いくつかのベンチマークデータセット上でTNNsを評価し,技術の現状に関して3.1までχより良いエネルギー効率を実証した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 乗算 ,  FPGA ,  計算量 ,  エネルギー効率 ,  無人機 ,  正規化 ,  記憶容量 ,  計算機アーキテクチャ ,  *ニューラルネットワーク ,  *ネットワーク ,  スマートフォン
準シソーラス用語： 専用ハードウェア ,  欲張りアルゴリズム ,  ディープニューラルネットワーク ,  *資源効率 , 【Automatic Indexing@JST】

分類 (1件)： パターン認識  (JE07000S)

タイトルに関連する用語 (4件)： 資源効率 ,  AI ,  応用 ,  ニューラルネットワーク