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J-GLOBAL ID：201702279001489665   整理番号：17A0885495

1~3GHzデルタ-45nm CMOS SOIによるシグマベースの閉ループ完全ディジタル位相変調器【Powered by NICT】

A 1-3 GHz Delta-Sigma-Based Closed-Loop Fully Digital Phase Modulator in 45-nm CMOS SOI

著者 (4件)： Gheidi Hamed (University of California at San Diego, La Jolla, CA, USA) ,  Nakatani Toshifumi (MaXentric Technologies Inc., Fort Lee, NJ, USA) ,  Leung Vincent W. (University of California at San Diego, La Jolla, CA, USA) ,  Asbeck Peter M. (University of California at San Diego, La Jolla, CA, USA)
資料名： IEEE Journal of Solid-State Circuits  (IEEE Journal of Solid-State Circuits)
巻： 52  号： 5  ページ： 1185-1195  発行年： 2017年 
JST資料番号： B0761A  ISSN： 0018-9200  CODEN： IJSCBC  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： は顕著に改善された位相分解能を備えたRF位相変調器のための新しい全ディジタルアーキテクチャを提案した。変調器は遅延同期ループ(DLL)配置の32可変遅延線を利用した粗5ビット分解能をもつ1~3GHz動作を提供した。制御線の正確な遅延制御を用いた5ビット低グリッチマルチプレクサは,出力で所望の位相変調信号を生成するベースバンドディジタル位相データによるDLLの異なるタップを選択した。更なる有効分解能を増加させるために,高速10ビット入力,5ビット出力ディジタルデルタ シグマ変調器(DSM)は,マルチプレクサの前に添加した。DSMは5ビットDLLで起こる位相打切を補償する。位相変調器出力性能に及ぼすDLLにおける遅延不整合と位相オフセットの影響を研究した。位相変調器ICは45nm CMOS SOIで実現され,2.3GHzで8Mbit/s GMSK信号のclose-to-carrier排出の55dB除去と共に<2%rms EVMを達成し,35mW以下の電力消費であった。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 多重装置 ,  *位相 ,  GMSK ,  遅延線 ,  *CMOS ,  打切 ,  分解能 ,  電力消費 ,  *位相変調 ,  *ディジタル方式 ,  不整合 ,  *変調器 ,  高速度
準シソーラス用語： 位相オフセット ,  *位相変調器 , 【Automatic Indexing@JST】

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (5件)： デルタ ,  CMOS ,  SOI ,  ディジタル ,  位相変調器