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J-GLOBAL ID：201702281714914020   整理番号：17A1755493

FPGAデジタル時計に基づく設計【JST・京大機械翻訳】

著者 (2件)： Chen Ying (揚州大学物理科学与技術学院 江蘇 揚州 225002) ,  Guo Pengfei (揚州大学物理科学与技術学院 江蘇 揚州 225002)
資料名： Keji Chuangxin Daobao  (Keji Chuangxin Daobao)
巻： 14  号： 5  ページ： 74,76  発行年： 2017年 
JST資料番号： C3291A  ISSN： 1674-098X  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 中国 (CHN)  言語： 中国語 (ZH)

抄録/ポイント： 集積回路(IC)技術の開発に伴い、電子設計自動化(EDA)は次第に重要な設計手段になり、アナログとデジタル回路システムなどの多くの分野で広く応用されている。本論文では,Verilog HDLハードウェア記述言語を用いて階層化した方法によりデジタル時計を設計し,Quartus II7.1により波形シミュレーションと統合を完成した。機能に従って,システムを6つのモジュールに分割した。すなわち,トップ層コールモジュール,周波数分割モジュール,クロックモジュール,クロックモジュール,タイムスタンプモジュール,ベルベル,およびモジュールのモジュールであることが分かった。プログラムはチップEP1C6Q240C8にダウンロードし、デジタル時計のFPGA設計の正確性と実用性を検証し、実際のデジタル時計に応用し、デジタル時計に対してより強い効果があることを示した。Data from Wanfang. Translated by JST【JST・京大機械翻訳】

シソーラス用語： 周波数逓降 ,  *FPGA ,  集積回路 ,  階層構造 ,  ディジタル回路 ,  シミュレーション ,  自動設計 ,  アナログ系 ,  ハードウェア記述言語 ,  *ディジタル方式
準シソーラス用語： 実用性 ,  正確性 ,  Verilog ,  設計ツール , 【Automatic Indexing@JST】

分類 (1件)： CAD,CAM  (JE10000A)

タイトルに関連する用語 (4件)： FPGA ,  デジタル ,  時計 ,  設計