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J-GLOBAL ID：201702283518287211   整理番号：17A0240773

28nm FD-SOIプロセス技術における選択的sourceline駆動方式を用いた画像プロセッサのための低エネルギー8TデュアルポートSRAM【Powered by NICT】

An low-energy 8T dual-port SRAM for image processor with selective sourceline drive scheme in 28-nm FD-SOI process technology

著者 (9件)： Mori Haruki (Kobe University, Kobe, Japan) ,  Nakagawa Tomoki (Kobe University, Kobe, Japan) ,  Kitahara Yuki (Kobe University, Kobe, Japan) ,  Kawamoto Yuta (Kobe University, Kobe, Japan) ,  Takagi Kenta (Kobe University, Kobe, Japan) ,  Yoshimoto Shusuke (Kobe University, Kobe, Japan) ,  Izumi Shintaro (Kobe University, Kobe, Japan) ,  Kawaguchi Hiroshi (Kobe University, Kobe, Japan) ,  Yoshimoto Masahiko (Kobe University, Kobe, Japan)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2016  号： ICECS  ページ： 532-535  発行年： 2016年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 28nm FD-SOIプロセス技術における低エネルギーと低電圧64kb8Tデュアルポート画像メモリを紹介した。提案したSRAMは,選択的sourcelineドライブ(SSD)方式と低電圧で活性化エネルギー効率を改善するための連続データ書込み手法を採用している。28nm FD-SOIプロセス技術における64Kb8TデュアルポートSRAMを作製した;テストチップを0.48V動作と135nsのアクセス時間を示した。エネルギー最小点は0.56Vの電源電圧と35nsのアクセス時間であり,書込み動作における265.0fJ/cycleと読み出し動作における389.6fJ/cycleを達成するこれらの因子は,従来の選択的sourceline制御(SSLC)方式を用いた8TデュアルポートSRAMのそれより30~%と26~%小さかった。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： データ書込 ,  *駆動方式 ,  映像メモリ ,  呼出時間 ,  *SRAM ,  活性化エネルギー
準シソーラス用語： 電源電圧 ,  テストチップ ,  低電圧 ,  *低エネルギー , 【Automatic Indexing@JST】

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (8件)： SOI ,  プロセス ,  駆動方式 ,  画像プロセッサ ,  低エネルギー ,  デュアル ,  ポート ,  SRAM