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J-GLOBAL ID：201702284102492463   整理番号：17A1256083

多層PCB高速相互接続によるパッド静電容量とによるこん跡量インダクタンスを表現するためのスケーラブルモデル【Powered by NICT】

Scalable models to represent the via-pad capacitance and via-traces inductance in multilayer PCB high-speed interconnects

著者 (4件)： Isidoro-Munoz Abraham (Intel GDC, Zapopan, Jalisco, Mexico 45019) ,  Torres-Torres Reydezel (Instituto Nacional de Astrofisica, Optica y Electronica (INAOE), Tonantzintla, Puebla, Mexico 72840) ,  Tlaxcalteco-Matus Miguel A. (Intel GDC, Zapopan, Jalisco, Mexico 45019) ,  Hernandez-Sosa Gaudencio (Intel GDC, Zapopan, Jalisco, Mexico 45019)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ICCDCS  ページ： 37-40  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： PCB技術で実現した相互接続におけるバイア(垂直遷移)に関連した静電容量とインダクタンスに対する閉形式表現を提示した。この寄与の重要性は,これらの寄生効果は,望ましくない信号反射を導入することにより,データチャネルの性能に決定的に影響するという事実に依存している。提案の開発は,実際の高速リンクの測定と3次元電磁シミュレーションの系統的解析に基づいている。異なるによるパッドサイズ(スケーラブルモデル)のための有効な物理ベース等価回路モデルのセットが得られた。これは迅速で正確な方法でチャネルにおける電気的遷移の性能評価と最適化を可能にした。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *パッド ,  *多層 ,  チャネル ,  *静電容量 ,  三次元 ,  *高速度 ,  性能評価 ,  *インダクタンス ,  *相互接続 ,  最適化
準シソーラス用語： 等価回路モデル ,  寄生効果 ,  閉形式 , 【Automatic Indexing@JST】

分類 (3件)： 半導体集積回路  (NC03162T) ,  集積回路一般  (NC03161C) ,  CAD,CAM  (JE10000A)

タイトルに関連する用語 (8件)： 多層 ,  PCB ,  相互接続 ,  パッド ,  静電容量 ,  こん跡 ,  インダクタンス ,  表現