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J-GLOBAL ID：201702284879564434   整理番号：17A1833321

サブ1dB SNDR変動を達成PVT安定化動的増幅器を有するインタリーブ12 330MS/sパイプラインSARA DC【Powered by NICT】

A Non-Interleaved 12-b 330-MS/s Pipelined-SAR ADC With PVT-Stabilized Dynamic Amplifier Achieving Sub-1-dB SNDR Variation

著者 (4件)： Huang Hai (Texas Analog Center of Excellence, University of Texas at Dallas, TX, USA) ,  Xu Hongda (Texas Analog Center of Excellence, University of Texas at Dallas, TX, USA) ,  Elies Brian (Texas Instruments, Dallas, TX, USA) ,  Chiu Yun (Texas Analog Center of Excellence, University of Texas at Dallas, TX, USA)
資料名： IEEE Journal of Solid-State Circuits  (IEEE Journal of Solid-State Circuits)
巻： 52  号： 12  ページ： 3235-3247  発行年： 2017年 
JST資料番号： B0761A  ISSN： 0018-9200  CODEN： IJSCBC  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： プロセス,電圧,および温度(PVT)で安定化した動的増幅技術は,パイプライン型逐次近似レジスタ(SAR)アナログ-ディジタル変換器(ADC)について報告した。このような技術を用いた非インターリーブ12ビット330MS/sパイプラインSARA DCプロトタイプを1.25から1.35Vまで変化する供給電圧と 5°Cから85°Cまで変化する温度0.5及び0.8dB信号対雑音+歪比(SNDR)変動を実現した。対応残基利得変動は同じ条件の下で1.5%と1.2%であった。,減衰受動残基転移法と共に2b/cycle SARアーキテクチャを用いて,プロトタイプ変換スループットを向上することである。減衰受動残基移動過程とPVT安定化回路の雑音解析も提供した。330MS/sでは,65nm CMOSプロトタイプは63.5dBのSNDRと近Nyquist入力15.4fJ,標本当たり段階のWalden FoMを達成した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： レジスタ ,  利得 ,  電圧 ,  計算機アーキテクチャ ,  雑音解析 ,  スループット ,  *増幅器 ,  CMOS ,  AD変換器 ,  逐次近似 ,  プロトタイプ ,  *インタリーブ
準シソーラス用語： 供給電圧 ,  *SNDR , 【Automatic Indexing@JST】

分類 (1件)： AD・DA変換回路  (NC05080M)

タイトルに関連する用語 (9件)： サブ ,  SNDR ,  PVT ,  安定化 ,  増幅器 ,  インタリーブ ,  パイプライン ,  SARA ,  DC