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J-GLOBAL ID：201702284898485672   整理番号：17A0966477

多重不均一帯域幅源を用いたメモリ階層のための近最適アクセス分配【Powered by NICT】

Near-Optimal Access Partitioning for Memory Hierarchies with Multiple Heterogeneous Bandwidth Sources

著者 (4件)： Gaur Jayesh ,  Chaudhuri Mainak ,  Ramachandran Pradeep ,  Subramoney Sreenivas
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： HPCA  ページ： 13-24  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 記憶壁は性能上の主なあい路となり続けている。小型オンチップキャッシュは,このボトルネックを隠蔽でこれまでに得られているが,最新の応用のフットプリントは,そのようなキャッシュを無効にする。埋込みDRAM(eDRAM)と高帯域幅メモリ(HBM)のようなメモリ技術における最近の進歩は,DDR主記憶以外の帯域幅の付加的源としてCPUパッケージに大きなメモリの統合を可能にした。限られた能力のために,これらのメモリは記憶側キャッシュとして実装した。伝統的知恵により,改善システム性能を標的とする最適化の多くは記憶側キャッシュのヒット率を最大化するために試みられてきた。より高いヒット率はキャッシュのより良い利用を可能にし,したがってより高い性能をもたらすと信じられている。本論文では,この伝統的な知識に挑戦し,DAP,主記憶で利用可能な利用帯域幅を利用するためのキャッシュヒット率を犠牲にした動的アクセス分配アルゴリズムを提案した。DAPは十六バイトの追加ハードウェアを必要とする軽量学習機構を用いて記憶側キャッシュとメインメモリの間の準最適帯域幅分割を達成した。シミュレーションの結果は,DAPはダイ積層メモリ側DRAMキャッシュのトップに実装した場合,13%の平均性能利得を示した。DAPは異なる実装,帯域幅点,容量点記憶側キャッシュの大きな性能の利点を示し,オンチップSRAMキャッシュ階層を超えた多重不均一帯域幅源に基づく現在または将来のシステムへの価値ある追加法であることを示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 利得 ,  SRAM ,  アルゴリズム ,  *記憶装置 ,  *多重化 ,  最適化 ,  *帯域幅 ,  DRAM ,  キャッシュメモリ ,  ハードウェア ,  主メモリ ,  *記憶階層
準シソーラス用語： オンチップ ,  キャッシュヒット率 ,  ヒット率 , 【Automatic Indexing@JST】

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (6件)： 多重 ,  不均一 ,  帯域幅 ,  メモリ階層 ,  アクセス ,  分配