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J-GLOBAL ID：201702285024242773   整理番号：17A1619730

FPGAベースの高効率MISTY1アーキテクチャ

FPGA based highly efficient MISTY1 architecture

著者 (5件)： Yasir (College of Electronic and Information Engineering, Nanjing University of Aeronautics and Astronautics) ,  Wu Ning (College of Electronic and Information Engineering, Nanjing University of Aeronautics and Astronautics) ,  Chen Xin (College of Electronic and Information Engineering, Nanjing University of Aeronautics and Astronautics) ,  Yahya Muhammad Rehan (College of Electronic and Information Engineering, Nanjing University of Aeronautics and Astronautics) ,  Zhang Xiaoqiang (College of Electrical Engineering, Anhui Polytechnic University)
資料名： IEICE Electronics Express (Web)  (IEICE Electronics Express (Web))
巻： 14  号： 18  ページ： 20170841(J-STAGE)  発行年： 2017年 
JST資料番号： U0039A  ISSN： 1349-2543  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 本論文は,ワイアレスネットワークのための高効率MISTY1 8ラウンドパイプラインアーキテクチャを提案する。MISTY1置換関数の実現のために新規な方法論が採用され,Si面積を最小化するために,S9とS7のLUT(ルックアップテーブル)の最適化が行われた。それに加えて,キーモジュールのFI関数は最適化されたS9 LUTのダブルエッジトリガに準拠している。このことは提案されたハードウエアアーキテクチャにとって,実質的なパイプライン要求の削減につながる。経路遅延の減少のために,FIとFO関数における論理の修正が行われ,効率的で高速のMISTY1が実現できた。Xilinx FPGA, Virtex 7 xc7vx690t上でのFPGAの実現は,1265CLBsスライスの領域をカバーする16.3Gbpsのスループット値をもたらした。(翻訳著者抄録)

シソーラス用語： *FPGA ,  回路設計 ,  設計 ,  *秘密鍵暗号 ,  最適化 ,  構造最適化
準シソーラス用語： IC設計 ,  *MISTY1 ,  アーキテクチャ設計 ,  ブロック暗号 ,  回路最適化

著者キーワード (4件)： MISTY1 ,  RAM ,  FPGA ,  LUTs

分類 (1件)： 半導体集積回路  (NC03162T)

引用文献 (11件)：

• [1] M. Matsui: “New block encryption algorithm MISTY,” Springer FSE LNCS 1267 (1997) 54 (DOI: 10.1007/BFb0052334).
• [2] Yasiret al.: “Highly optimised reconfigurable h/w arch. of 64 bit block ciphers MISTY1 and KASUMI,” Electron. Lett. 53 (2017) 10 (DOI: 10.1049/el.2016.3982).
• [3] D. Yamamotoet al.: “Comp. arch. for ASIC implementation of MISTY1 block cipher,” IEICE Trans. Electron. E93-A (2010) 3 (DOI: 10.1587/transfun.E93.A.3).
• [4] Yasiret al.: “Compact hardware implementations of MISTY1 block cipher,” J. Circuits Syst. Comput. (2017) 27 (DOI: 10.1142/S0218126618500378).
• [5] A. Rjoub and E. M. Ghabashneh: “Low power/high speed optimization approaches of MISTY algorithm,” IEEE 5th Intl. Conf. on Elect. Devices, Syst. and Applications (2016) 4 (DOI: 10.1109/ICEDSA.2016.7818520).

タイトルに関連する用語 (3件)： FPGA ,  高効率 ,  アーキテクチャ