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J-GLOBAL ID：201702285637117294   整理番号：17A1359123

不均質MPSoCにおける行動ハードウエア加速器の特性評価と最適化【Powered by NICT】

Characterization and optimization of behavioral hardware accelerators in heterogeneous MPSoCs

著者 (4件)： Liu Yidi (Department of Electronic and Information Engineering, The Hong Kong Polytechnic University, Hong Kong) ,  Villaverde Monica (Centro del Electro ́nica Industrial, Universidad Polite ́cnica de Madrid, Spain) ,  Moreno Felix (Centro del Electro ́nica Industrial, Universidad Polite ́cnica de Madrid, Spain) ,  Schafer Benjamin Carrion (Department of Electrical and Computer Engineering, University of Texas at Dallas, USA)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ReCoSoC  ページ： 1-8  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 不均質MPSoCにおける疎結合HWaccsとしてマッピング行動IP(BIPs)として与えられたハードウェアアクセラレータ(HWaccs)を特性化し,最適化する方法を提示した。提案HWacc探査流は二つの主要な段階から構成されている。第一段階は,パレート最適設計のトレードオフ曲線を得るためにBIPの各々に高レベル合成(HLS)設計空間探索(DSE)を行うことにより各BIPs個々を特性化した。をこれらのパレート最適設計を用いたシステムレベル設計空間を探索し,ユニークな面積対性能のトレードオフを有する形状を見出すことによって続けている。著者らが提案したシステムレベル探査機はサイクル精度シミュレーションモデルを利用した探索空間を高速かつ正確にした。実験結果は,提案した方法は1~4マスタと3~7HWaccsをもつ系の範囲の異なるサイズのMPSoCのための良好に動作することを示す。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *加速器 ,  シミュレーションモデル ,  *キャラクタリゼーション ,  *最適化 ,  *ハードウェア ,  高速度
準シソーラス用語： 探索空間 ,  システム・レベル設計 ,  設計空間探索 ,  Pareto最適 ,  ハードウェアアクセラレータ , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (7件)： 不均質 ,  MPSoC ,  行動 ,  ハードウエア ,  加速器 ,  特性評価 ,  最適化