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J-GLOBAL ID：201702285765819712   整理番号：17A0911333

低雑音高線形フィードバックDACを用いた6mW,70.1dB SNDRと20MHz BW連続時間シグマ-デルタ変調器【Powered by NICT】

A 6-mW, 70.1-dB SNDR, and 20-MHz BW Continuous-Time Sigma-Delta Modulator Using Low-Noise High-Linearity Feedback DAC

著者 (2件)： Cho Je-Kwang (IP Technology Team, SIC Center, LG Electronics, Seoul, South Korea) ,  Woo Sunsik (IP Technology Team, SIC Center, LG Electronics, Seoul, South Korea)
資料名： IEEE Transactions on Very Large Scale Integration (VLSI) Systems  (IEEE Transactions on Very Large Scale Integration (VLSI) Systems)
巻： 25  号： 5  ページ： 1742-1755  発行年： 2017年 
JST資料番号： W0516A  ISSN： 1063-8210  CODEN： ITCOB4  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 4ビット,三次連続時間ΣΔ変調器は,無線通信システムにおける利用のために提示した。小信号雑音モデルに基づいて,フィードバックディジタル-アナログ変換器(DAC)の雑音を低減するための解析を詳細に示した。DAC単位要素のための簡単な性能/面積最適化とDACバイアス回路のRCノイズフィルタを可能にした。DACの設計を単純化し,高い線形性を得るために,間およびDAC単位要素内のスイッチング時間ミスマッチを最小化するための回路とレイアウトレベル設計法を提示した。結果として,大きく減少し,マルチビットDACのための簡単なデータ重み付け平均化のみを必要とするグリッチ誘導高調波歪。能動RC積分器を実装するために使用されるマルチパス多段演算増幅器と組み合わせて,提示した技術は,低電力で小面積,多くの無線通信システムで望まれる高速ΣΔ変調器を設計が可能になった。28nm CMOS技術で実現した実験プロトタイプは,72.6m2g dBダイナミックレンジ,dBピークSN比,および20MHzの信号帯域幅に対して134.9,70.1dBピーク信号対雑音プラス歪比を達成した。全消費電力は1-1.4V電源のアナログおよびディジタル回路は4.5~1.5mWを消費し,それぞれから6mWであった。全活性面積は0.058mm~2であった。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *雑音 ,  *ΔΣ変調 ,  高調波歪 ,  消費電力 ,  最適化 ,  *連続時間系 ,  ダイナミックレンジ ,  線形性 ,  アナログ系 ,  ディジタル回路 ,  SN比 ,  演算増幅器 ,  帯域幅
準シソーラス用語： ΣΔ変調器 ,  *SNDR , 【Automatic Indexing@JST】

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (6件)： 低雑音 ,  線形フィードバック ,  DAC ,  SNDR ,  連続時間 ,  シグマ-デルタ変調