文献
J-GLOBAL ID:201702285778798953   整理番号:17A1727949

ハイブリッドBCD符号を用いた高性能並列10進乗算器【Powered by NICT】

High Performance Parallel Decimal Multipliers Using Hybrid BCD Codes
著者 (5件):
資料名:
巻: 66  号: 12  ページ: 1994-2004  発行年: 2017年 
JST資料番号: C0233A  ISSN: 0018-9340  CODEN: ICTOB4  資料種別: 逐次刊行物 (A)
記事区分: 原著論文  発行国: アメリカ合衆国 (USA)  言語: 英語 (EN)
抄録/ポイント:
抄録/ポイント
文献の概要を数百字程度の日本語でまとめたものです。
部分表示の続きは、JDreamⅢ(有料)でご覧頂けます。
J-GLOBALでは書誌(タイトル、著者名等)登載から半年以上経過後に表示されますが、医療系文献の場合はMyJ-GLOBALでのログインが必要です。
性能を改善した並行10進乗算器は三種類の2進符号化10進(BCD)コード,すなわち冗長BCD過剰3コード(XS 3),過負荷10進数セット(ODDS)コードおよびBCD4221/5211コードの特性を利用することにより,本論文で提案した。符号付きディジット10を基とする記録は[0+9]から数字セット[ 5,5]へのBCD乗算器を再コード化に使用した。冗長BCD XS3コードは桁上げなしに被乗数倍数を生成するために採用した。XS3符号化部分積(PPs)はODDS PPに変換された2進部分積還元(PPR)をフィットさせた。ODDSおよびBCD4221/5211符号を用いた規則的10進PPR木を提案した;二元PPR木ブロック,非固定サイズBCD4221対ブロックおよびBCD4221/5211PPR木ブロックで構成されている。BCD4221/5211に基づく10進キャリーセーブアルゴリズムは高性能乗算器を得るためのPPR樹木に使用されている。さらに,改善されたPPG回路と改良並列prefix/carry選択10進加算器は,提案した乗算器の性能をさらに改善するために提案した。45nm技術を用いた解析と比較は,提案された10進法乗算器は速く,技術文献に見られる従来の設計よりも少ないハードウェア面積を必要とすることを示す。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】
シソーラス用語:
シソーラス用語/準シソーラス用語
文献のテーマを表すキーワードです。
部分表示の続きはJDreamⅢ(有料)でご覧いただけます。
J-GLOBALでは書誌(タイトル、著者名等)登載から半年以上経過後に表示されますが、医療系文献の場合はMyJ-GLOBALでのログインが必要です。

分類 (1件):
分類
JSTが定めた文献の分類名称とコードです
演算方式 
タイトルに関連する用語 (3件):
タイトルに関連する用語
J-GLOBALで独自に切り出した文献タイトルの用語をもとにしたキーワードです

前のページに戻る