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J-GLOBAL ID：201702285953842134   整理番号：17A0795762

SAR(逐次近似レジスタ)ADCのための正規化フルスケール参照ディジタル領域線形性キャリブレーション【Powered by NICT】

Normalized-Full-Scale-Referencing Digital-Domain Linearity Calibration for SAR ADC

著者 (5件)： Chang Dong-Jin (School of Electrical Engineering, Korea Advanced Institute of Science and Technology, Daejeon, South Korea) ,  Kim Wan (School of Electrical Engineering, Korea Advanced Institute of Science and Technology, Daejeon, South Korea) ,  Seo Min-Jae (School of Electrical Engineering, Korea Advanced Institute of Science and Technology, Daejeon, South Korea) ,  Hong Hyeok-Ki (School of Electrical Engineering, Korea Advanced Institute of Science and Technology, Daejeon, South Korea) ,  Ryu Seung-Tak (School of Electrical Engineering, Korea Advanced Institute of Science and Technology, Daejeon, South Korea)
資料名： IEEE Transactions on Circuits and Systems 1: Regular Papers  (IEEE Transactions on Circuits and Systems 1: Regular Papers)
巻： 64  号： 2  ページ： 322-332  発行年： 2017年 
JST資料番号： C0226B  ISSN： 1549-8328  CODEN： ITCSCH  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： DACの正規化フルスケールに基づく逐次近似レジスタ(SAR)アナログ/ディジタル変換器(ADC)のための静電容量ディジタル-アナログコンバータ(CDAC)の直線性較正アルゴリズムを提案した。コンデンサ量誤差は,正規化されたフルスケールに関して現実および理想量間の差として表現されるので,CDACの較正されたディジタル表現は利得誤差を持たない。橋キャパシタによるセグメント化CDACを持った14ビットフォーマットSARA DCのモデルは,提案した較正アルゴリズムの性能を示すためにシミュレーションした。ビットフォーマットA DCモデルのビット(ENOB)とスプリアスフリーダイナミックレンジ(SFDR)の有効数は8.4ビットと54.8dBから13.2ビットと94.0dBまで改善され,それぞれ,2%の単位キャパシタの標準偏差である。提案した直線性較正アルゴリズムの利得エラーフリー特性を2チャネル時間インタリーブ(TI)SARA DCモデルで検証した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *ディジタル方式 ,  標準偏差 ,  *逐次近似 ,  セグメンテーション ,  *線形性 ,  利得 ,  アルゴリズム ,  *レジスタ ,  AD変換器 ,  コンデンサ ,  *正規化 ,  静電容量
準シソーラス用語： SFDR ,  ENOB ,  利得誤差 , 【Automatic Indexing@JST】

分類 (1件)： AD・DA変換回路  (NC05080M)

タイトルに関連する用語 (10件)： SAR ,  逐次近似 ,  レジスタ ,  ADC ,  正規化 ,  スケール ,  参照 ,  ディジタル ,  線形性 ,  キャリブレーション