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J-GLOBAL ID：201702286255166972   整理番号：17A0829124

GPGPUに関する詳細と高度に並列化可能なサイクル正確なネットワークオンチップシミュレーション【Powered by NICT】

Detailed and highly parallelizable cycle-accurate network-on-chip simulation on GPGPU

著者 (4件)： Charif Amir (TIMA Laboratory, Universite ́ Grenoble Alpes, France) ,  Coelho Alexandre (TIMA Laboratory, Universite ́ Grenoble Alpes, France) ,  Zergainoh Nacer-Eddine (TIMA Laboratory, Universite ́ Grenoble Alpes, France) ,  Nicolaidis Michael (TIMA Laboratory, Universite ́ Grenoble Alpes, France)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ASP-DAC  ページ： 672-677  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 現代のチップの処理要素の数が増加し続けるにつれ,新設計の評価は,NoCレベルにおける種々の課題を考慮する必要がある。大規模NoCをシミュレートした場合,非現実的に長い実行時間に対処するために,250×によるシミュレーションをスピードアップできる新しいGPUベース並列シミュレーション手法を提案し,RTLのような精度を提供した。これらの有望な結果は,このシミュレーション法は千種類のノードからなる将来NoCを評価するための理想的にする。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *シミュレーション
準シソーラス用語： 並列シミュレーション ,  実行時間 ,  *ネットワークオンチップ ,  *GPGPU , 【Automatic Indexing@JST】

分類 (1件)： 集積回路一般  (NC03161C)

タイトルに関連する用語 (5件)： GPGPU ,  並列化 ,  サイクル ,  ネットワークオンチップ ,  シミュレーション