トランザクショナルメモリにおける競合予測手法の精度解析および改良

廣田杏珠; 多治見知紀; 間下恵介; 津邑公暁

文献

J-GLOBAL ID：201702287673346477 整理番号：17A0545312

トランザクショナルメモリにおける競合予測手法の精度解析および改良

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巻： 116 号： 511(DC2016 84-108) ページ： 1-8 発行年： 2017年03月02日
JST資料番号： S0532B ISSN： 0913-5685 資料種別：会議録 (C)
記事区分：原著論文発行国：日本 (JPN) 言語：日本語 (JA)

マルチコア環境では,一般的にロックを用いて共有リソースへのメモリアクセスを調停する。しかし,ロックにはデッドロックの発生や並列度の低下などの問題があるため,ロックを使用しない並行性制御機構としてトランザクショナルメモリ(TM)が提案されている。この機構をハードウェア上で実現したハードウェアトランザクショナルメモリ(HTM)では,共有メモリ上でのアクセスが競合しない限りトランザクションが投機的に実行される。このHTMでは,競合の発生によりトランザクションの投機実行失敗が頻発すると,性能が低下する場合がある。この問題に対し,トランザクション実行開始前に競合の発生を予測し,実行を待機することで競合を回避する手法を我々は提案している。しかし,なお性能向上が達成されていないプログラムが存在する。そこで本稿では,そのようなプログラムに対する性能向上を妨げている原因を調査した。競合予測精度の結果をうけて,待機時間の上限値を設定してシミュレーションによる予備評価を行った結果,Vacationにおいて最大約4.5%の実行サイクル数が削減できることを確認した。(著者抄録)

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制御方式

引用文献 (19件)：

Herlihy, M. et al.: Transactional Memory: Architectural Support for Lock-Free Data Structures, Proc. 20th Int'l Symp. on Computer Architecture (ISCA '93), pp.289-300 (1993).
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Mashita, K., Tabuchi, M., Yamada, R. and Tsumura, T.: A Waiting Mechanism with Conflict Prediction on Hard-ware Transactinal Memory, IEICE Trans. on Informa-tion and Systems, Vol. E99-D, No. 12, pp. 2680-2870 (2016).
Yeh, T.-Y. et al.: Two-level adaptive training branch prediction, Proc. 24th Annual IEEE/ACM Int'l Symp on Microarchitecture(MICRO-24), ACM, pp. 51-61 (1991).
Moore, K. E. et al.: LogTM: Log-based Transactional Memory, Proc. 12th Int'l Symp. on High-Performance Computer Architecture (HPCA '06), pp. 254-265 (2006).

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