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J-GLOBAL ID：201702288626175445   整理番号：17A1259622

65nm CMOSによる802.11Ahのための完全集積再構成可能な低電力サブGHz送受信機【Powered by NICT】

A fully integrated reconfigurable low-power Sub-GHz transceiver for 802.11ah in 65nm CMOS

著者 (7件)： Wei Meng (Institute of Microelectronics, Tsinghua University, Beijing, China) ,  Song Zheng (Institute of Microelectronics, Tsinghua University, Beijing, China) ,  Li Peiyi (Institute of Microelectronics, Tsinghua University, Beijing, China) ,  Lin Jianfu (Institute of Microelectronics, Tsinghua University, Beijing, China) ,  Zhang Junfeng (Institute of Microelectronics, Tsinghua University, Beijing, China) ,  Hao Jiachen (Institute of Microelectronics, Tsinghua University, Beijing, China) ,  Chi Baoyong (Institute of Microelectronics, Tsinghua University, Beijing, China)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： RFIC  ページ： 240-243  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 802.11Ahのための完全集積化再構成可能な低電力サブGHzトランシーバを提示した。受信機は低IF/zero IF再構成可能アーキテクチャは1 2および8MHz信号帯域幅を支援するために用い,アナログベースバンドにおける演算増幅器の必要数を3に低減する4~次チャネルフィルタリングとプログラマブル利得増幅を提供した。送信機はディジタル極性アーキテクチャを用いていて,開ループ位相変調器は,電力効率を高めるために広い信号帯域幅と逆D級ディジタル電力増幅器を支持するであった。ロバスト始動とAFC支援振動振幅制御技術のための動的ゲートバイアス法を用いたC級VCOは,分数N PLL周波数シンセサイザで使用されている。トランシーバを65nm CMOSに実装した。測定結果は,受信機が達成した<3.89dBと47dBイメージ除去,周波数シンセサイザは1.536GHz搬送波から1MHzオフセットと 94.6dBc/Hz帯域内位相雑音で 127.8dBc/Hz位相雑音を達成することを示した。送信機は予歪なしで6.3dBmの出力電力で900MHz pi/4DQPSK信号のための6.98%EVMを実証した。受信機と周波数シンセサイザは,1.2V電源から6.4mAと5.5mAの電流を消費し,それぞれ,送信機におけるDPAは17.1dBmのピーク出力パワーで51.7%のドレイン効率を達成した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： ディジタル方式 ,  電力効率 ,  位相雑音 ,  *受信機 ,  搬送波 ,  電力増幅器 ,  利得 ,  計算機アーキテクチャ ,  ロバスト性 ,  送信機 ,  周波数シンセサイザ ,  帯域幅 ,  周波数帯
準シソーラス用語： *低電力化 ,  *再構成可能性 , 【Automatic Indexing@JST】

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (7件)： CMOS ,  集積 ,  再構成 ,  低電力 ,  サブ ,  GHz ,  送受信機