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J-GLOBAL ID：201702289257571312   整理番号：17A1833973

HW/SWコデバッギングのための高度に設定可能なイーサネットコントローラ【Powered by NICT】

Highly configurable ethernet controller for HW/SW co-debugging

著者 (5件)： Cayssials Ricardo (National University of Technology - Bahia Blanca Faculty Department of Electronics Engineering, Bahia Blanca - Argentina) ,  Banfi Damian (Universidad Nacional del Sur, Bahia Blanca - Argentina) ,  Pasquale Lorenzo De (National University of Technology - Bahia Blanca Faculty Department of Electronics Engineering, Bahia Blanca - Argentina) ,  Martinez Diego (Argentine Army - Department of Defense Bahia Blanca - Argentina) ,  Ferro Edgardo (Universidad Nacional del Sur, Bahia Blanca - Argentina)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： CASE  ページ： 1-6  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： FPGAデバイスは設計者はハードウェアおよびソフトウェアコンポーネントを含む複雑なディジタルアーキテクチャを実行することができる。ハードウエアとソフトウエア設計の異なる特徴のために,多様な機構とツールはFPGAデバイスに実装アーキテクチャのデバッグと検証のための提案されている。バスレベルトランザクションとデータ処理アルゴリズムは検査時間の間の差が関与するため,管理が困難である。ハードウェアトランザクションシステムクロック周期に関係しているが,データ処理アルゴリズムは,ソフトウェア実行時間に関連している。本論文では,システムデバッグと検証のためのランタイムハードウェアとソフトウェア情報を抽出するために低侵襲成分として提案されているイーサネットコントローラ。生成した情報は,ハードウェアとソフトウェア故障を位置決めするとともに,その構成パラメータを調整するシステム性能を改善するために分析することができる。実際の応用として提案されている事例研究。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： データ処理 ,  ソフトウェア ,  ソフトウェアコンポーネント ,  ソフトウェア障害 ,  FPGA ,  事例研究 ,  ソフトウェア設計 ,  計算機アーキテクチャ ,  アルゴリズム ,  *ハードウェア
準シソーラス用語： システム性能 ,  実行時間 ,  検査時間 , 【Automatic Indexing@JST】

分類 (3件)： 計算機システム開発  (JD02010R) ,  専用演算制御装置  (JC04030Y) ,  CAD,CAM  (JE10000A)

タイトルに関連する用語 (1件)： イーサネットコントローラ