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J-GLOBAL ID：201702291531939965   整理番号：17A1554818

動的部分再構成の下での実時間応用のためのタイミングを意識したFPGA分割【Powered by NICT】

Timing-aware FPGA partitioning for real-time applications under dynamic partial reconfiguration

著者 (2件)： Biondi Alessandro (Scuola Superiore Sant’Anna, Pisa, Italy) ,  Buttazzo Giorgio (Scuola Superiore Sant’Anna, Pisa, Italy)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： AHS  ページ： 172-179  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 汎用プロセッサとフィールドプログラマブルゲートアレイ(FPGA)の両方を含む不均一系に対するチップ(SoC)は現代のサイバー-物理システムを開発するために非常に有望なプラットフォームとして出現し,カスタムハードウェアアクセラレータによる達成可能な高速化によるソフトウェアにより可能になった典型的な柔軟性を組合せることである。さらに,最新FPGAの動的部分再構成(DPR)能力は,このようなプラットフォームは,さらに魅力的になる,時間共有におけるいくつかのハードウェアアクセラレータを支援するためのFPGA面積を仮想化の可能性を提供する。しかし,不均一系プラットフォームの応用設計と開発プロセスにおいて考慮すべき難問で生じ,特にタイミングおよびエネルギー制約が関与する。FREDフレームワークは,最近では,このようなプラットフォーム上での実時間アプリケーションの開発を支援するために提案した,DPRによるカスタムハードウェアアクセラレータを管理する場合,予測可能な遅延を保証するためにFPGAの静的スロットベース分割を用いた。FRED枠組み内で実時間アプリケーションの実行を支持するための好適なFPGA分割を設計する問題を扱った。問題は,(i)スロットのサイズ(FPGA資源の観点から)を設計し,(ii)スロットにハードウェアタスクを割り当てると,(iii)ハードウェアタスクはFPGAに静的に割り当てなければならない選択の電荷であることを混合整数線形計画法として定式化し,タスク上で境を接する最悪ケース応答時間を保証した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *FPGA ,  予測 ,  高速化 ,  演算プロセッサ ,  不均一系 ,  定式化 ,  柔軟性 ,  応用プログラム ,  応答時間
準シソーラス用語： 混合整数線形計画法 ,  仮想化 ,  ハードウェアアクセラレータ ,  システムオンチップ ,  *実時間 ,  *部分再構成 , 【Automatic Indexing@JST】

分類 (2件)： 半導体集積回路  (NC03162T) ,  集積回路一般  (NC03161C)

タイトルに関連する用語 (5件)： 部分再構成 ,  実時間 ,  応用 ,  意識 ,  FPGA