特許
J-GLOBAL ID：201703000282462913
薄膜トランジスタアレイ
発明者：
出願人/特許権者：
代理人 (2件)：
廣瀬 一
, 宮坂 徹
公報種別：特許公報
出願番号（国際出願番号）：特願2012-240440
公開番号（公開出願番号）：特開2014-089407
特許番号：特許第6070073号
出願日： 2012年10月31日
公開日（公表日）： 2014年05月15日
請求項（抜粋）：
【請求項1】 絶縁基板上に形成されたゲート電極と、前記ゲート電極上にゲート絶縁膜を介して形成されたソース電極及びドレイン電極と、少なくとも前記ソース電極及び前記ドレイン電極に囲まれた前記ゲート電極の領域上に形成された半導体層と、によって構成される薄膜トランジスタと、
前記絶縁基板上に形成されたキャパシタ電極と、前記キャパシタ電極上に前記ゲート絶縁膜を介して形成された前記ドレイン電極と接続されている画素電極と、によって構成されるキャパシタと、
の組み合わせが第1の方向及び直交する第2の方向にマトリックス状に複数配置され、
前記マトリックスの第1の方向に配置された複数の前記薄膜トランジスタの前記ソース電極を相互に接続する複数のソース配線と、
前記マトリックスの第2の方向に配置された複数の前記薄膜トランジスタの前記ゲート電極を相互に接続する複数のゲート配線と、
前記マトリックスの第2の方向に配置された複数の前記キャパシタの前記キャパシタ電極を相互に接続する複数のキャパシタ配線と、
前記マトリックスの第1の方向に配置された複数の前記薄膜トランジスタの前記半導体層を相互に接続する複数の半導体層接続線と、
を有する薄膜トランジスタアレイであって、
前記マトリックスの第2の方向において、前記半導体層接続線の幅が前記薄膜トランジスタの前記半導体層の幅よりも狭く、
前記ソース電極は、前記ソース配線に形成された切り欠き部であり、前記ソース配線から前記第2の方向に延びる凸部を有さず、
前記ソース配線の前記切り欠き部が形成された側に、前記ソース配線と前記半導体層接続線とが重ならない領域を有することを特徴とする薄膜トランジスタアレイ。
IPC (5件)：
G09F 9/30 ( 200 6.01)
, H01L 29/786 ( 200 6.01)
, H01L 21/336 ( 200 6.01)
, H01L 29/06 ( 200 6.01)
, H01L 51/05 ( 200 6.01)
G09F 9/30 338
, H01L 29/78 612 C
, H01L 29/78 618 B
, H01L 29/78 626 C
, H01L 29/06 601 N
, H01L 29/78 616 T
, H01L 29/28 100 A
出願人引用 (5件)
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審査官引用 (5件)
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