特許

J-GLOBAL ID：201703001449537437

半導体の製造方法およびSiC基板

発明者： 鈴木 克紀
出願人/特許権者： 富士電機株式会社
代理人 (1件)： 特許業務法人 谷・阿部特許事務所
公報種別：再公表公報
出願番号（国際出願番号）：JP2016001742
公開番号（公開出願番号）：WO2016-166939
出願日： 2016年03月25日
公開日（公表日）： 2016年10月20日
要約：

エピタキシャル成長前にSiC基板の表面を処理することにより、積層欠陥等の結晶欠陥を低減させた半導体デバイスを提供する。一実施態様は、SiC基板の<-1100>方向に垂直な方向に周期的なテクスチャーを形成し、前記SiC基板の基底面と形成したテクスチャーの面とのなす角がオフ角より小さい前記SiC基板上に、エピタキシャル成膜する。

請求項（抜粋）：

SiC基板の<-1100>方向に垂直な方向に周期的なテクスチャーを形成し、前記SiC基板の基底面と形成したテクスチャーの面とのなす角がオフ角より小さい前記SiC基板上に、エピタキシャル成膜することを特徴とする半導体の製造方法。

IPC (5件)：

C30B 29/36 ,  H01L 21/329 ,  H01L 29/868 ,  H01L 29/861 ,  H01L 21/20

FI (4件)：

C30B29/36 A ,  H01L29/91 A ,  H01L29/91 F ,  H01L21/20

Fターム (21件)：

4G077AA03 ,  4G077AB02 ,  4G077BE08 ,  4G077DB09 ,  4G077ED06 ,  4G077EE05 ,  4G077EE06 ,  4G077HA06 ,  4G077HA12 ,  4G077TA04 ,  4G077TB05 ,  4G077TK01 ,  4G077TK04 ,  4G077TK06 ,  5F152LL02 ,  5F152LN03 ,  5F152MM02 ,  5F152MM18 ,  5F152NN05 ,  5F152NN27 ,  5F152NQ02