特許
J-GLOBAL ID：201703002044761069
3次元積層半導体装置
発明者：
出願人/特許権者：
代理人 (1件)：
家入 健
公報種別：特許公報
出願番号（国際出願番号）：特願2013-043072
公開番号（公開出願番号）：特開2014-170892
特許番号：特許第6160128号
出願日： 2013年03月05日
公開日（公表日）： 2014年09月18日
請求項（抜粋）：
【請求項1】 積層された複数の半導体チップを備え、
少なくとも一の前記半導体チップは、隣り合う前記半導体チップの表面に対向する実装面の側に、半田バンプを有し、
前記半田バンプは、前記表面を通じて、前記一の半導体チップ以外の他の前記半導体チップと接続する実半田バンプを含み、
前記表面は前記実半田バンプと対向しないキャビティを有し、
前記半田バンプは、前記表面と接しないダミー半田バンプをさらに含み、
前記ダミー半田バンプは前記キャビティに対向し、
前記キャビティの開口面の外縁と前記ダミー半田バンプとが、キャビティ内に通ずる流路を形成し、
前記流路の最も細い断面は、前記開口面よりも小さい、
3次元積層半導体装置。
IPC (5件)：
H01L 25/065 ( 200 6.01)
, H01L 25/07 ( 200 6.01)
, H01L 25/18 ( 200 6.01)
, H01L 21/60 ( 200 6.01)
, H01L 23/36 ( 200 6.01)
H01L 25/08 Z
, H01L 21/92 602 P
, H01L 23/36 D
