特許

J-GLOBAL ID：201703002632224304

磁気メモリ

発明者： 大坊 忠臣 ,  下村 尚治 ,  上口 裕三 ,  與田 博明 ,  大沢 裕一 ,  井口 智明 ,  白鳥 聡志
出願人/特許権者： 株式会社東芝
代理人 (3件)： 勝沼 宏仁 ,  関根 毅 ,  鈴木 順生
公報種別：公開公報
出願番号（国際出願番号）：特願2015-182079
公開番号（公開出願番号）：特開2017-059634
出願日： 2015年09月15日
公開日（公表日）： 2017年03月23日
要約：

【課題】簡単なセル構成で書き込み動作および読み出し動作を行うことのできる磁気メモリを提供する。【解決手段】本実施形態の磁気メモリは、第1端子および第2端子を有する導電性の非磁性層と、前記第1端子と前記第2端子との間の前記非磁性層の領域に設けられた磁気抵抗素子であって、第1磁性層と、前記非磁性層の前記領域と前記第1磁性層との間に設けられた第2磁性層と、前記第1磁性層と前記第2磁性層との間に設けられた非磁性中間層と、を有する磁気抵抗素子と、第3および第4端子と、制御端子とを有し、前記第3端子が前記第1端子に接続されたトランジスタと、前記第1磁性層に接続されるとともに前記第4端子に接続された第1配線と、前記制御端子に接続された第2配線と、前記第2端子に接続された第3配線と、を備えている。【選択図】図1A

請求項（抜粋）：

第1端子および第2端子を有する導電性の非磁性層と、 前記第1端子と前記第2端子との間の前記非磁性層の領域に設けられた磁気抵抗素子であって、第1磁性層と、前記非磁性層の前記領域と前記第1磁性層との間に設けられた第2磁性層と、前記第1磁性層と前記第2磁性層との間に設けられた非磁性中間層と、を有する磁気抵抗素子と、 第3および第4端子と、制御端子とを有し、前記第3端子が前記第1端子に接続されたトランジスタと、 前記第1磁性層に接続されるとともに前記第4端子に接続された第1配線と、 前記制御端子に接続された第2配線と、 前記第2端子に接続された第3配線と、 を備えた磁気メモリ。

IPC (5件)：

H01L 21/824 ,  H01L 27/105 ,  H01L 43/08 ,  H01L 29/82 ,  G11C 11/15

FI (6件)：

H01L27/10 447 ,  H01L43/08 Z ,  H01L29/82 Z ,  G11C11/15 110 ,  G11C11/15 140 ,  G11C11/15 150

Fターム (33件)：

4M119AA11 ,  4M119BB01 ,  4M119BB03 ,  4M119CC05 ,  4M119DD05 ,  4M119DD17 ,  4M119DD24 ,  4M119DD26 ,  4M119DD33 ,  4M119DD45 ,  4M119EE22 ,  4M119EE28 ,  4M119HH01 ,  4M119HH04 ,  5F092AA12 ,  5F092AB08 ,  5F092AC08 ,  5F092AC12 ,  5F092AD03 ,  5F092AD23 ,  5F092AD25 ,  5F092BB17 ,  5F092BB22 ,  5F092BB31 ,  5F092BB34 ,  5F092BB35 ,  5F092BB36 ,  5F092BB42 ,  5F092BB43 ,  5F092BB55 ,  5F092BC03 ,  5F092BC13 ,  5F092BC42