特許

J-GLOBAL ID：201703003559690896

半導体記憶装置及びメモリシステム

発明者： 阿部 健一 ,  白川 政信
出願人/特許権者： 株式会社東芝
代理人 (6件)： 蔵田 昌俊 ,  野河 信久 ,  峰 隆司 ,  河野 直樹 ,  井上 正 ,  鵜飼 健
公報種別：再公表公報
出願番号（国際出願番号）：JP2013074952
公開番号（公開出願番号）：WO2015-037159
出願日： 2013年09月13日
公開日（公表日）： 2015年03月19日
要約：

実施形態に係る半導体記憶装置は、第1、第2メモリセルと、ワード線と、第1、第2ビット線とを備える。第1、第2ビット線はそれぞれ、第1、第2メモリセルの一端に電気的に接続される。リトライリード時に、ワード線に読み出し電圧を印加し、第1ビット線に第1電圧を印加し、第2ビット線に第2電圧を印加し、第2電圧は第1電圧と異なる。

請求項（抜粋）：

半導体基板上方に設けられた第1メモリセルと、 前記第1メモリセルの上方に積層された第2メモリセルと、 前記第1メモリセル及び前記第2メモリセルのゲートに電気的に接続されたワード線と、 前記第1メモリセルの一端に電気的に接続された第1ビット線と、 前記第2メモリセルの一端に電気的に接続された第2ビット線と、 を備え、 データの読み出し時に、前記ワード線に読み出し電圧を印加し、 リトライリード時に、前記ワード線に前記読み出し電圧を印加し、前記第1ビット線に第1電圧を印加し、前記第2ビット線に第2電圧を印加し、 前記第2電圧は前記第1電圧と異なる ことを特徴とする半導体記憶装置。

IPC (8件)：

G11C 16/02 ,  G11C 16/04 ,  G11C 16/06 ,  H01L 27/115 ,  H01L 27/10 ,  H01L 21/336 ,  H01L 29/788 ,  H01L 29/792

FI (8件)：

G11C17/00 613 ,  G11C17/00 622E ,  G11C17/00 633B ,  G11C17/00 634B ,  G11C17/00 641 ,  H01L27/10 434 ,  H01L27/10 481 ,  H01L29/78 371

Fターム (42件)：

5B225BA01 ,  5B225BA19 ,  5B225CA21 ,  5B225DA03 ,  5B225DA09 ,  5B225DE08 ,  5B225EA05 ,  5B225EE04 ,  5B225EE12 ,  5B225EE19 ,  5B225EG14 ,  5B225FA01 ,  5B225FA02 ,  5B225FA05 ,  5F083EP18 ,  5F083EP23 ,  5F083EP33 ,  5F083EP34 ,  5F083EP76 ,  5F083GA10 ,  5F083GA11 ,  5F083JA04 ,  5F083JA19 ,  5F083KA01 ,  5F083KA05 ,  5F083KA11 ,  5F083LA02 ,  5F083LA03 ,  5F083LA10 ,  5F083MA06 ,  5F083MA16 ,  5F083ZA01 ,  5F101BA45 ,  5F101BB05 ,  5F101BD16 ,  5F101BD22 ,  5F101BD30 ,  5F101BD34 ,  5F101BE02 ,  5F101BE05 ,  5F101BE06 ,  5F101BH21