特許

J-GLOBAL ID：201703004965112751

記憶装置

発明者： 二山 拓也 ,  阿部 健一
出願人/特許権者： 東芝メモリ株式会社
代理人 (5件)： 蔵田 昌俊 ,  野河 信久 ,  峰 隆司 ,  河野 直樹 ,  鵜飼 健
公報種別：公開公報
出願番号（国際出願番号）：特願2016-051173
公開番号（公開出願番号）：特開2017-168163
出願日： 2016年03月15日
公開日（公表日）： 2017年09月21日
要約：

【課題】 信頼性が向上された記憶装置を提供する。【解決手段】 記憶装置は、半導体の柱と、第1導電層と、第1導電層とともに柱の側面を挟む第2導電層と、柱の延びる方向において第1導電層と異なる位置に設けられた第3導電層と、第3導電層とともに柱の側面を挟む第4導電層と、を含む。読み出しの間、第1導電層に第1電圧が印加され、第2導電層に第2電圧が印加され、第3導電層に第3電圧が印加され、第4導電層に第4電圧が印加される。第1および第4電圧は第2電圧より高く、第3電圧は第4電圧より高い。【選択図】 図12

請求項（抜粋）：

半導体の柱と、 第1導電層と、 前記第1導電層とともに前記柱の側面を挟む第2導電層と、 前記柱の延びる方向において前記第1導電層と異なる位置に設けられた第3導電層と、 前記第3導電層とともに前記柱の側面を挟む第4導電層と、 を具備し、 読み出しの間、前記第1導電層に第1電圧が印加され、前記第2導電層に第2電圧が印加され、前記第3導電層に第3電圧が印加され、前記第4導電層に第4電圧が印加され、 前記第1および第4電圧は前記第2電圧より高く、前記第3電圧は前記第4電圧より高い、 ことを特徴とする記憶装置。

IPC (6件)：

G11C 16/06 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 21/336 ,  H01L 29/792 ,  G11C 16/04

FI (5件)：

G11C17/00 633B ,  H01L27/10 434 ,  H01L29/78 371 ,  G11C17/00 622E ,  G11C17/00 633D

Fターム (33件)：

5B225BA02 ,  5B225CA19 ,  5B225DA09 ,  5B225DB08 ,  5B225DC08 ,  5B225EA05 ,  5B225EB01 ,  5B225EB09 ,  5B225EB10 ,  5B225FA02 ,  5B225FA06 ,  5B225FA07 ,  5F083EP02 ,  5F083EP17 ,  5F083EP22 ,  5F083EP33 ,  5F083EP34 ,  5F083EP76 ,  5F083ER23 ,  5F083GA10 ,  5F083JA01 ,  5F083JA02 ,  5F083JA06 ,  5F083JA39 ,  5F101BA01 ,  5F101BA42 ,  5F101BB02 ,  5F101BD16 ,  5F101BD30 ,  5F101BD34 ,  5F101BE02 ,  5F101BE05 ,  5F101BE07

引用特許：

審査官引用 (3件)

• 3D独立二重ゲートフラッシュメモリ
  公報種別：公開公報   出願番号：特願2015-044848   出願人：マクロニクスインターナショナルカンパニーリミテッド
• 不揮発性半導体記憶装置
  公報種別：公開公報   出願番号：特願2012-066386   出願人：株式会社東芝
• 不揮発性半導体記憶装置及びその製造方法
  公報種別：公開公報   出願番号：特願2009-012052   出願人：株式会社東芝