特許
J-GLOBAL ID：201703007509324398
III-Vエピタキシャル層を成長させるための方法
発明者：
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出願人/特許権者：
代理人 (1件)：
特許業務法人HARAKENZO WORLD PATENT & TRADEMARK
公報種別：特許公報
出願番号（国際出願番号）：特願2014-520601
特許番号：特許第6120841号
出願日： 2012年07月06日
請求項（抜粋）：
【請求項1】 高出力用途、高圧用途、高出力RF増幅器、多重化および双方向性電源スイッチングの1つ以上に好適なトランジスタまたはダイオードである半導体構造を含んでいる素子を製造する方法であって、
Si、SiGe、Ge、絶縁体上のSiおよび絶縁体上のGeの1つ以上を含んでいる基板を準備する工程;
上記基板上にIII-V族のエピタキシャルな半導体のバッファ層を設けることによって、上記バッファ層および基板の間に導電性界面を得る工程;
上記バッファ層を覆う1つ以上の保護層を形成する工程;
上記1つ以上の保護層を形成した後に、上記III-V族のエピタキシャルな半導体のバッファ層を貫いて上記基板の中まで、表面を規定している1つ以上の局所的な電気絶縁体を上記導電性界面に形成することによって、上記導電性界面における電流を遮断する工程、ここで、
上記半導体構造がトランジスタであるとき、上記1つ以上の局所的な電気絶縁体のうちの少なくとも1つは、当該トランジスタのゲートおよびドレインの間に形成されているか、または当該トランジスタのゲートは、上記1つ以上の局所的な電気絶縁体のまっすぐ上に置かれており、
上記半導体構造がダイオードであるとき、上記1つ以上の局所的な電気絶縁体のうちの少なくとも1つは、当該ダイオードのカソードおよびアノードの間に形成されている;
上記1つ以上の局所的な電気絶縁体の、上記表面を平坦化する工程;
上記表面を平坦化することの後に、上記1つ以上の保護層を除去する工程;ならびに
上記1つ以上の保護層を除去することの後に、III-V族のエピタキシャル層を選択的かつエピタキシャルに成長させる工程を包含している、方法。
IPC (4件)：
H01L 21/205 ( 200 6.01)
, H01L 21/338 ( 200 6.01)
, H01L 29/812 ( 200 6.01)
, H01L 29/778 ( 200 6.01)
H01L 21/205
, H01L 29/80 H
