特許
J-GLOBAL ID：201703007889498091

デプレッションモード浮遊ゲートチャネルを備えた分割ゲートメモリセル、及びその製造方法

発明者：
トカチェフ ユーリ

トカチェフ ユーリ について


出願人/特許権者：
シリコン ストーリッジ テクノロージー インコーポレイテッド

シリコン ストーリッジ テクノロージー インコーポレイテッド について


代理人 (7件)： 辻居 幸一 ,  熊倉 禎男 ,  大塚 文昭 ,  西島 孝喜 ,  須田 洋之 ,  上杉 浩 ,  近藤 直樹
公報種別：特許公報
出願番号（国際出願番号）：特願2015-528491
特許番号：特許第6094934号
出願日： 2013年07月29日
請求項（抜粋）：
【請求項1】 メモリデバイスであって、 第1の導電型の半導体材料の基板と、 該基板内で間にチャネル領域を有する、第2の導電型の前記基板内の第1及び第2の離間した領域と、 前記基板上にあって前記基板から絶縁された導電性浮遊ゲートであって、前記第1の領域及び前記チャネル領域の第1の部分の上に部分的または全体的に配置される浮遊ゲートと、 該浮遊ゲートに横方向に隣接し、該浮遊ゲートから絶縁された導電性の第2のゲートであって、前記チャネル領域の第2の部分の上に部分的または全体的に配置され、そこから絶縁された第2のゲートと、を含み、 前記チャネル領域の第1の部分の一部または全てが前記第2の導電型の注入された材料のみを含み、かつ前記チャネル領域の第2の部分が、前記第1及び第2の導電型の注入された材料とは分離されている、メモリデバイス。
IPC (4件)：
H01L 21/336 ( 200 6.01) ,  H01L 29/788 ( 200 6.01) ,  H01L 29/792 ( 200 6.01) ,  H01L 27/115 ( 201 7.01)
FI (2件)：
H01L 29/78 371 ,  H01L 27/10 434
引用特許：
出願人引用 (6件)
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審査官引用 (4件)
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