特許

J-GLOBAL ID：201703010845981276

デバッグ装置、デバッグ方法、及び、プログラム

発明者： 和田 陽一
出願人/特許権者： 株式会社リコー
代理人 (1件)： 丸山 隆夫
公報種別：公開公報
出願番号（国際出願番号）：特願2016-027168
公開番号（公開出願番号）：特開2017-146731
出願日： 2016年02月16日
公開日（公表日）： 2017年08月24日
要約：

【課題】フラット構造のネットリストで各階層の境界がなくなっても、その削除されたポートの動作を容易に確認する。【解決手段】ハードウェア記述言語による回路記述を用いた論理合成を元に配列されたフラット構造のネットリストを用いてデバッグを実行するデバッグ装置であって、回路記述において階層構造をなす回路間を接続するポートの論理式を格納する論理情報格納手段と、論理情報格納手段に格納されたポートの論理式に基づいてフラット構造のネットリストにおいて削除されたポートの論理値を計算する論理値計算手段と、を備える。【選択図】図2

請求項（抜粋）：

ハードウェア記述言語による回路記述を用いた論理合成を元に配列されたフラット構造のネットリストを用いてデバッグを実行するデバッグ装置であって、 前記回路記述において階層構造をなす回路間を接続するポートの論理式を格納する論理情報格納手段と、 前記論理情報格納手段に格納されたポートの論理式に基づいて前記フラット構造のネットリストにおいて削除されたポートの論理値を計算する論理値計算手段と、 を備えることを特徴とするデバッグ装置。

IPC (1件)：

G06F 17/50

FI (2件)：

G06F17/50 664J ,  G06F17/50 672T

Fターム (5件)：

5B046AA08 ,  5B046BA02 ,  5B046JA04 ,  5B046JA05 ,  5B046KA05