特許
J-GLOBAL ID：201703010921550662
相関演算回路および半導体装置
発明者：
出願人/特許権者：
代理人 (2件)：
家入 健
, 玉村 静世
公報種別：公開公報
出願番号（国際出願番号）：特願2016-102500
公開番号（公開出願番号）：特開2017-211704
出願日： 2016年05月23日
公開日（公表日）： 2017年11月30日
要約：
【課題】入力された時系列データに特定の信号パターンが出現したことをリアルタイムで検出する。【解決手段】相関演算回路は、複数の検出パターンデータを格納するSRAM2と積和器(4、5)と中間データを格納するSRAM6と比較器8とを備え、時系列データが順次入力されるときに、1個の時系列データが入力される期間に、その1個の時系列データを参照する全ての相関関数の中間データを求める。時系列データが1個入力されたときに、積和器は、SRAM2から順次読み出された検出パターンデータと、入力された1個の時系列データとを乗算し、これと同期して対応する中間データをSRAM6から読み出し、順次算出される積を読み出した中間データに累積加算して、SRAM6に当該中間データとして書き戻す。その結果、算出された相関関数データを比較器8に供給し、所定の規定値と比較する。【選択図】図1
請求項（抜粋）：
順次入力される時系列データと複数個の検出パターンデータで表される検出パターンとの相関関数を算出する相関演算回路であって、
前記複数個の検出パターンデータを格納する第1メモリと、乗算器と、加算器と、前記乗算器と前記加算器による積和演算の中間データを格納可能な第2メモリと、比較器とを備え、
前記乗算器は、入力された1個の時系列データと、前記第1メモリから順次読み出された前記複数個の検出パターンデータとの乗算を順次実行し、算出される積を前記加算器の一方の入力に順次供給し、
前記乗算と同期して、対応する中間データが前記第2メモリから読み出されて、前記加算器の他方の入力に順次供給され、前記加算器は、前記対応する中間データに前記積を加算して、前記第2メモリに当該中間データとして書き戻し、
前記複数個すべての検出パターンデータと前記複数個と同じ個数の時系列データとの積が累積的に加算されたデータが、結果データとされ、
前記比較器は、前記結果データを所定の規定値と比較する、
相関演算回路。
IPC (1件)：
FI (1件)：
Fターム (1件)：
引用特許：
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