特許
J-GLOBAL ID：201703014418643179
ゼロパワーサンプリングSARADC回路及び方法
発明者：
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出願人/特許権者：
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代理人 (1件)：
片寄 恭三
公報種別：特許公報
出願番号（国際出願番号）：特願2014-509475
特許番号：特許第6167100号
出願日： 2012年05月04日
請求項（抜粋）：
【請求項1】 スイッチドキャパシタ回路であって、
(a)第1及び第2の入力信号を受け取る第1のステージであって、第1、第2、第3及び第4の入力キャパシタを含み、第1のフェーズの間に、前記第1の入力信号を前記第1の入力キャパシタの下部プレートと前記第4の入力キャパシタの上部プレートとに結合し、前記第2の入力信号を前記第2の入力キャパシタの下部プレートと前記第3の入力キャパシタの上部プレートとに結合し、前記第1及び第2の入力キャパシタの上部プレートを第1の基準電圧に結合するように構成された、スイッチの第1の配置を更に含み、前記第3及び第4の入力キャパシタの下部プレートが前記第1の基準電圧に結合され、それにより、前記第1及び第2の入力信号が前記第1のフェーズの間にサンプリングされる、前記第1のステージと、
(b)第1及び第2の出力信号を生成するように第1の加算導体信号と第2の加算導体信号とを処理するために前記第1のステージに結合された第1及び第2の加算導体を有する第2のステージと、
を含み、
(c)前記第1のステージが、第2のフェーズの間に、前記第1及び第4の入力キャパシタの前記下部プレートを第2の基準電圧に結合し、前記第1の入力キャパシタの前記上部プレートを前記第3の入力キャパシタの前記上部プレートに結合し、前記第2の入力キャパシタの前記上部プレートを前記第4の入力キャパシタの前記上部プレートに結合するように構成される、スイッチの第2の配置を更に含み、前記第1の入力信号に関連する電荷が前記第1及び第3の入力キャパシタから前記第1の加算導体に伝達され、前記第2の入力信号に関連する電荷が前記第4及び第2の入力キャパシタから前記第2の加算導体に伝達されると、前記第1及び第2の加算導体信号を所定の安全動作範囲内に維持するように、前記第1及び第2の加算導体信号からの前記第1及び第2の入力信号に関連する同相モード成分の少なくとも一部をキャンセルし、前記第1及び第2の加算導体に所定の同相モード電圧を確立する、スイッチドキャパシタ回路。
IPC (2件)：
H03M 1/12 ( 200 6.01)
, H03M 1/38 ( 200 6.01)
