特許
J-GLOBAL ID：201703015640668283
チェック・イレギュラ非システマチックIRAコードのエンコーディングおよびデコーディングのシステムおよび方法
発明者：
,
出願人/特許権者：
代理人 (4件)：
青木 篤
, 鶴田 準一
, 伊坪 公一
, 南山 知広
公報種別：特許公報
出願番号（国際出願番号）：特願2015-545519
特許番号：特許第6096922号
出願日： 2013年12月03日
請求項（抜粋）：
【請求項1】 チェック・イレギュラ非システマチック・イレギュラ繰り返し累算コードをエンコーディングするためのシステムであって、
a.第1ステージのコード化ビットのセットを生成する複数の情報ビット・リピータと、
b.前記第1ステージのコード化ビットのセットをインターリーブするインターリーバと、
c.異なるデグリィのチェック・ノード結合器の2つ以上のセットであって、各デグリィが2より大きいかまたは等しく、デグリィMのチェック・ノード結合器は、第1ステージのコード化ビットの前記インターリーブされたセットから第2ステージのコード化ビットのセットを生成し、前記チェック・ノード結合器少なくとも1つは、1つ以上のモジューロ-2加算器を有するセットと、
d.第1ステージのコード化ビットの前記セットを第2ステージのコード化ビットとして更なるエンコーディング・ステージに渡すチェック・ノード・バイパスと、
e.前記チェック・ノード結合器および前記チェック・ノード・バイパスからの前記第2ステージのコード化ビットをエンコードする累算器と、を有するシステム。
IPC (1件)：
FI (1件)：
引用特許：
引用文献：
前のページに戻る
