特許
J-GLOBAL ID：201703016079904602
メモリチップ試験回路
発明者：
出願人/特許権者：
代理人 (2件)：
渡辺 望稔
, 三和 晴子
公報種別：特許公報
出願番号（国際出願番号）：特願2013-157932
公開番号（公開出願番号）：特開2015-028824
特許番号：特許第6084535号
出願日： 2013年07月30日
公開日（公表日）： 2015年02月12日
請求項（抜粋）：
【請求項1】 メモリチップと、前記メモリチップの動作を制御するロジックチップとを1つのパッケージに収納して所定のシステムを構成する半導体集積回路において、前記ロジックチップが備えるメモリチップ試験回路であって、
前記メモリチップの動作を制御するための、第1の書き込みデータ、制御信号、および、前記メモリチップからの読み出しデータに対する期待値データを生成するメモリチップ制御回路と、
前記メモリチップ制御回路および自分自身の内部回路が正常に動作しているか否かを表す第1の判定信号と、前記第1の判定信号に基づいて、前記読み出しデータと前記期待値データとが一致しているか否かを表す第2の判定信号とを出力する判定回路と、
第1の試験結果信号として、前記第1の判定信号の変化検出信号に応じて、前記内部回路が正常に動作している場合に前記第2の判定信号の変化検出信号を出力し、前記内部回路が正常に動作していない場合にメモリ読み出しクロックまたはメモリ書き込みクロックを出力する試験結果信号生成回路と、
前記第1の書き込みデータと、前記第1の書き込みデータが通常動作と試験動作とを切り替えるモード切替回路を通過した後の、前記メモリチップに入力される第2の書き込みデータとが一致している第1の場合、かつ、前記メモリ読み出しクロックおよび前記メモリ書き込みクロックが正常に動作している第2の場合か否かを表す切替信号と、前記第1および第2の場合のうちの少なくとも一方ではない場合に固定値であるエラーデータとを出力する不具合切り分け回路と、
第2の試験結果信号として、前記切替信号に応じて、前記第1の場合かつ前記第2の場合に前記第1の試験結果信号を出力し、前記第1および第2の場合のうちの少なくとも一方ではない場合に前記エラーデータを出力する試験結果出力回路とを備えていることを特徴とするメモリチップ試験回路。
IPC (1件)：
FI (1件)：
引用特許：
前のページに戻る
